检索结果-南通市图书馆

在线全文

学校读者我要写书评

暂无评论

HC01单片机寄存器设计

计算机工程与应用 1991年第12期27卷 21-26页

作者：周帆肖萍涂岩华中理工大学计算机系

GC01单片机的通用寄存器,堆栈指针,程序计数器设计都十分灵活。本文将分别讨论这些寄存器的电路结构及原理。

关键词：微处理机 HC01型寄存器设计

RISC体系结构比较:CPU寄存器集的实现方法

在线全文

学校读者我要写书评

暂无评论

计算机工程与应用 1990年第9期26卷 46-59页

作者：甘萌华北计算技术研究所

本文首先简要比较了目前国际市场上流行的5种通用开放式高性能RISC微处理器的体系结构特征。然后较详细地讨论了RISC体系结构中差别最明显的方面——CPU通用寄存器集的不同实现方法,即以硬件(寄存器窗口)为主的方法和以软件(优化编译技... 详细信息

本文首先简要比较了目前国际市场上流行的5种通用开放式高性能RISC微处理器的体系结构特征。然后较详细地讨论了RISC体系结构中差别最明显的方面——CPU通用寄存器集的不同实现方法,即以硬件(寄存器窗口)为主的方法和以软件(优化编译技术)为主的方法,以及它们各自的优、缺点。最后以MIPS的设计为例,力图说明当代编译软件技术对体系结构设计和功能取舍的重大影响。

关键词： RISC CPU 寄存器体系结构

在线全文

学校读者我要写书评

暂无评论

面向寄存器的流水线处理器建模及验证方法

Journal of Semiconductors 2003年第1期24卷 98-103页

作者：何虎孙义和清华大学微电子学研究所北京100084

提出了一种新的流水线处理器功能的验证方法 ,这种方法的主要思想是通过验证流水线处理器中所有寄存器的功能来验证处理器的功能 .流水线处理器绝大部分是由同步电路组成的 ,同步电路的状态则完全由寄存器的状态决定 ,因此如果能够保证... 详细信息

提出了一种新的流水线处理器功能的验证方法 ,这种方法的主要思想是通过验证流水线处理器中所有寄存器的功能来验证处理器的功能 .流水线处理器绝大部分是由同步电路组成的 ,同步电路的状态则完全由寄存器的状态决定 ,因此如果能够保证每个寄存器功能正确就可以保证整个同步电路功能正确 .对于流水线处理器来说 ,寄存器状态的变迁是由处理器的原始输入和寄存器本身状态决定的 .原始输入包括控制信号 (如复位信号 )和数据输入 (如指令输入 ) .如果把对每个寄存器的赋值操作转换成对控制信号和数据输入的操作 ,就可以生成一个验证序列 ,这个序列包括每个时钟周期控制信号和数据输入的值 .有了这个序列就可以把目标设计和参考模型进行结果比较 ,从而验证目标设计功能是否正确 .同时这种方法也便于调试 .

关键词：寄存器流水线处理器设计验证形式验证

在线全文

学校读者我要写书评

暂无评论

一种寄存器级与门级和功能级混合的模拟方法

计算机研究与发展 1989年第10期26卷 51-55页

作者：张思平中国科学院计算技术研究所

本文提出了一种寄存器级与门级和功能级混合的模拟算法及其具体实现,并从对其效率进行的分析中可以着到,该算法使得模拟能够取各家之长,以尽量小的代价获得最大效益.

关键词：逻辑模拟模拟方法寄存器

一种用于SAR A/D转换器的高速移位寄存器

在线全文

学校读者我要写书评

暂无评论

微电子学 2017年第1期47卷 1-4页

作者：康锐倪亚波李婷重庆邮电大学光电工程学院重庆400065 模拟集成电路重点实验室重庆400060

基于65nm标准CMOS工艺,提出了一种单次触发的动态D型触发器。基于这种D型触发器,设计了一种用于逐次逼近型(SAR)A/D转换器的高速移位寄存器。在传统的SAR A/D转换器转换过程中,比较器每比较1次,逻辑模块就进行1次移位和1次锁存,每1次移... 详细信息

基于65nm标准CMOS工艺,提出了一种单次触发的动态D型触发器。基于这种D型触发器,设计了一种用于逐次逼近型(SAR)A/D转换器的高速移位寄存器。在传统的SAR A/D转换器转换过程中,比较器每比较1次,逻辑模块就进行1次移位和1次锁存,每1次移位延迟约为2个D触发器的工作时间,因此,限制了整个系统的转换速度。相比于传统的移位寄存器,本文设计的高速移位寄存器兼具移位和锁存的特点,仅需要传统结构一半数量的D触发器就能实现输出移位和锁存功能。这种寄存器结构能够将A/D转换器的转换速度提升45%,且功耗更小。

关键词：逐次逼近型A/D转换器 D触发器寄存器高速

在线全文

学校读者我要写书评

暂无评论

HC02寄存器及其控制逻辑电路设计

计算机工程与应用 1993年第6期29卷 10-14页

作者：文远保肖道举吴启夏华中理工大学

HC02解码器中使用的寄存器主要有两个32位信息寄存器和两个18位地址寄存器。本文对这些寄存器及其控制逻辑电路进行了详细的论述。

关键词：解码器逻辑电路设计寄存器控制

异步网络中Message寄存器的设计与模拟

在线全文

学校读者我要写书评

暂无评论

电子科技大学学报 1990年第4期19卷 393-397页

作者：俞永康 B.富尔电子科技大学微电子科学与工程系格勒诺贝尔第一大学

从异步单元群网络中单元功能出发,提出了信息传输的关键部件-Message 寄存器的结构和电路设计,并进行计算机验证,获得了快速逻辑模拟器网络设计的重要依据。

关键词：异步网络 message 寄存器集成电路

在线全文

学校读者我要写书评

暂无评论

高级综合中寄存器分配问题的研究

计算机工程与设计 1997年第6期18卷 10-14页

作者：袁小龙沈绪榜袁华陕西微电子学研究所研究生部甘肃科学器材公司

寄存器分配是数据路径综合中的一个重要任务。文中通过对寄存器分配问题进行研究分析，得出了它与通道布线中的轨道分配问题具有等价性的结论，进而采用一种轨道分配算法一左边界算法来解决寄存器的分配问题，同时对它进行扩充以支持条... 详细信息

寄存器分配是数据路径综合中的一个重要任务。文中通过对寄存器分配问题进行研究分析，得出了它与通道布线中的轨道分配问题具有等价性的结论，进而采用一种轨道分配算法一左边界算法来解决寄存器的分配问题，同时对它进行扩充以支持条件结构中寄存器的分配问题。经实验证明，该算法能给出优化解，且具有速度快、效率高的特点，应用在高级综合系统中时，可极大地提高综合设计的质量。

关键词：数字系统高级综合寄存器分配

基于寄存器压力差异化的VLIWDSP编译器超块调度算法

在线全文

学校读者我要写书评

暂无评论

微电子学与计算机 2015年第9期32卷 18-22页

作者：鲍丽丹张铁军王东辉中国科学院声学研究所北京100190 中国科学院大学北京100039

为了有效开发VLIW DSP处理器的指令级并行性,提出一种基于寄存器压力差异化的超块调度算法.该算法在传统列表调度的基础上扩展调度区间,同时以启发式的优先级函数综合考虑不同代码段的执行频率特性,设置差异化的寄存器压力敏感度.实验... 详细信息

为了有效开发VLIW DSP处理器的指令级并行性,提出一种基于寄存器压力差异化的超块调度算法.该算法在传统列表调度的基础上扩展调度区间,同时以启发式的优先级函数综合考虑不同代码段的执行频率特性,设置差异化的寄存器压力敏感度.实验显示该调度算法在有限的寄存器资源下合理开发指令并行度,达到提高程序性能的目的.

关键词：数字信号处理器超长指令字编译器指令调度寄存器