检索结果-南通市图书馆

在线全文

学校读者我要写书评

暂无评论

基于MRAM的新型存内计算范式

集成电路与嵌入式系统 2024年第6期24卷 29-40页

作者：杨茜王远博王承智常亮电子科技大学信息与通信工程学院成都611731 军事科学院国防科技创新研究院北京100071

存内计算(CIM,Computing in Memory)是一种为缓解“内存墙”和“功耗墙”而出现的新兴架构。因CPU处理器和存储器速度发展不均衡性,冯·诺依曼架构这类中央处理器与存储器分离的结构逐渐失去其优越性。存内计算提出以计算和存储相结合... 详细信息

存内计算(CIM,Computing in Memory)是一种为缓解“内存墙”和“功耗墙”而出现的新兴架构。因CPU处理器和存储器速度发展不均衡性,冯·诺依曼架构这类中央处理器与存储器分离的结构逐渐失去其优越性。存内计算提出以计算和存储相结合的方式来减少数据的搬移,极大地提升了计算效率。MRAM作为最有潜力的新一代非易失存储器件,被视为构建高效存内计算架构的有力候选者。以MRAM为基础构建的存内计算根据计算过程的不同可分为MRAM模拟存内计算和MRAM数字存内计算。数字存内计算又可以根据数字逻辑产生的方式分为MRAM写入式存内计算、MRAM读取式存内计算以及MRAM近存计算。MRAM模拟存内计算利用高并行度摊销能耗,在单位面积上,吞吐量和能效都具有数字存内计算无法比拟的优势,但也因其易受PVT影响等特征在实际应用中有所限制。MRAM数字存内计算实现方式多样,写入式存内计算几乎消除了存储器外的数据搬移,虽然当前工艺下的MRAM所需的翻转能耗和时延过大,导致该方式一直停留在仿真阶段,但不妨碍该存内计算是缓解“内存墙”最有效的手段之一;读取式存内计算严重依赖于读取放大器的功能设计,在相关领域有所发展,但所受限制较大;近存计算是当前MRAM非易失器件和CMOS电路在计算速度和计算能效差异较大的情况下,融合两者优势的优解,在实际应用中具有巨大的益处。

关键词： MRAM 存内计算人工智能处理器计算范式内存墙

同方期刊数据库博看期刊评论

在线全文

学校读者我要写书评

暂无评论

基于新型忆阻器的存内计算

微纳电子与智能制造 2019年第2期1卷 35-46页

作者：林钰登高滨王小虎钱鹤吴华强清华大学微电子学研究所北京100084 天津大学微电子学院天津300072

在处理依托于大数据的计算任务时,冯·诺依曼计算架构的硬件平台存在的内存瓶颈使得计算系统能耗高、速度慢。而利用新型的忆阻器可以实现原位存储和计算,这样的架构减小了能耗和延时,最大化地消除了传统平台存在的内存瓶颈问题。首先... 详细信息

在处理依托于大数据的计算任务时,冯·诺依曼计算架构的硬件平台存在的内存瓶颈使得计算系统能耗高、速度慢。而利用新型的忆阻器可以实现原位存储和计算,这样的架构减小了能耗和延时,最大化地消除了传统平台存在的内存瓶颈问题。首先阐述基于忆阻器的存内计算的相关技术;然后介绍存内计算的实现方法,包括布尔逻辑和模拟计算两个方面;接着介绍存内计算的实验研究进展;最后讨论基于忆阻器的存内计算研究中现存的挑战和将来的研究方向。

关键词：存内计算忆阻器非挥发逻辑模拟计算

基于先进FDSOI SRAM的存内计算架构实现快速与低功耗的CNN处理

在线全文

学校读者我要写书评

暂无评论

微纳电子与智能制造 2021年第1期3卷 159-173页

作者：杨展悌蒋维王国庆张骥罗军澳芯集成电路技术(广东)有限公司广州510535 广东省大湾区集成电路与系统应用研究院广州510535

提出了一种新的存内计算架构,用于实现快速与低功耗的卷积神经网络处理。其中主要特点包括:(1)有别于忆阻器与电阻式记忆存储器等架构,文中的计算与储存单位,采用静态随机存取存储器比特单元,如此可以随着工艺的持续微缩而降低面积与功... 详细信息

提出了一种新的存内计算架构,用于实现快速与低功耗的卷积神经网络处理。其中主要特点包括:(1)有别于忆阻器与电阻式记忆存储器等架构,文中的计算与储存单位,采用静态随机存取存储器比特单元,如此可以随着工艺的持续微缩而降低面积与功耗。(2)采用先进全耗尽绝缘体上硅工艺,除了享有工艺微缩带来的高速外,全耗尽绝缘体上硅在维持模式下的极低功耗具有明显优势,同时全耗尽绝缘体上硅的良好均匀性也可以减少计算误差。(3)整个架构都是以数字电路完成,不但实现简单,也避免采用在功耗面积速度上都处于瓶颈的模数转换器等电路,也无需考虑各位线上的加法造成的累加误差。基于静态随机存取存储器比特单元,首先提出一种可以在1个时钟周期内完成的纯数字的乘积累加架构,之后基于澳芯公司目前的22 nm全耗尽绝缘体上硅工艺,进行仿真,得到下列结果:(1)每个存储计算的比特单元,具有极佳的漏电,特别在0.4 V的维持状态下,加上特有的反向偏压(+/-2.0 V),功耗可低至同类工艺的75%。(2)从N×N输入矩阵进入存储权重的静态随机存取存储器矩阵内,得到二者的点积结果,速度可达2.5 Ghz以上。并且此结构可以被复制,平行实现该卷积神经网络层所有特征图需要的乘积累加计算,文中的例子,可以提供每秒4.375万亿次的计算能力。(3)完成一层卷积神经网络的计算储存结构,包括周边的位移加法电路,以文中的例子,面积仅需要120×120μm2。由以上结果,此架构非常适合人工智能的边缘计算应用。

关键词：存内计算卷积神经网络静态随机存取存储器比特单元全耗尽绝缘体上硅乘积累加边缘计算

在线全文

学校读者我要写书评

暂无评论

一种支持多比特网络的电荷域存内计算电路

微电子学与计算机 2024年第11期41卷 83-89页

作者：杨子翼任二祥张静杨兴华魏琦乔飞北方工业大学信息学院北京100144 北京交通大学电子信息工程学院北京100044 北京林业大学理学院北京100083 清华大学电子工程系北京100084

为了满足更多的应用场景,智能感知设备面临算力和功耗两方面的挑战。提出了一种支持多层多bit的CIM架构,平衡了高算力和低功耗的需求。该架构中的CIM单元本身具有性能优势,不仅支持架构的集成,并且取得了较好的系统性能。该CIM单元在标... 详细信息

为了满足更多的应用场景,智能感知设备面临算力和功耗两方面的挑战。提出了一种支持多层多bit的CIM架构,平衡了高算力和低功耗的需求。该架构中的CIM单元本身具有性能优势,不仅支持架构的集成,并且取得了较好的系统性能。该CIM单元在标准的6T-SRAM的基础上,提出了一种由8个晶体管和一个金属-氧化物-金属(MOM)电容的CIM单元,其中MOM电容与SAR ADC中的电容进行了复用,节约了功耗和面积。在电荷域实现了有符号数的乘累加(MAC)计算操作,并将ResNet14网络部署到了该CIM架构中,实现了1w4a和4w4a的计算。基于40 nm CMOS工艺完成设计实现,片上容量为576 kB,在10 MHz工作频率下可以实现358.154 GOPS的吞吐率和41 TOPS/W的后仿能效。

关键词： SRAM 存内计算电荷域多比特网络

基于STT-MRAM的高可靠性、多位并行读出存内计算方案

在线全文

学校读者我要写书评

暂无评论

微电子学与计算机 2022年第8期39卷 119-126页

作者：袁磊陈俊杰卓鹏福王少昊福州大学晋江微电子研究院福建晋江362200

存内计算技术是解决传统冯·诺伊曼计算架构面临瓶颈的最有效的技术路径之一.基于自旋转移矩-磁随机存储器(STT-MRAM)的存内计算方案尽管具有非易失性、低功耗、高耐久性等优势,但却因其较小的感测裕度对灵敏放大器(SA)设计的读可靠性... 详细信息

存内计算技术是解决传统冯·诺伊曼计算架构面临瓶颈的最有效的技术路径之一.基于自旋转移矩-磁随机存储器(STT-MRAM)的存内计算方案尽管具有非易失性、低功耗、高耐久性等优势,但却因其较小的感测裕度对灵敏放大器(SA)设计的读可靠性提出了挑战.尽管基于两个晶体管和两个磁隧道结(2T2MTJ)单元的存内计算方案能有效提升读感测裕度与位运算正确率,存储阵列的面积却成倍增加.本文针对1T1MTJ单元,提出一种高可靠性、多位并行读出存内计算方案,采用了三组参考单元支路结构,结合改进型多位电流型灵敏放大器(MBCSA)进行支路电流运算.结合MTJ紧凑模型与SMIC 40nm工艺的仿真结果表明,在典型条件下,该方案的读操作正确率比采用预充电电流型灵敏放大器(PCSA)的1T1MTJ方案和2T2MTJ方案分别提升了4.07%和1.65%;在小磁阻比、低电源电压条件下也展现了更高的读操作正确率与良好的鲁棒性.此外,该方案可在6 ns周期内同时对两组存储单元进行“AND”、“OR”逻辑运算,实现了四种位逻辑运算结果的多位并行读出.

关键词：磁随机存储器存内计算高可靠性多位并行读出

应用于忆阻器阵列存内计算的低延时低能耗新型感知放大器

在线全文

学校读者我要写书评

暂无评论

微电子学与计算机 2024年第2期41卷 58-66页

作者：唐成峰胡炜福州大学物理与信息工程学院福建福州350116

存内计算(Computing In Memory,CIM)在人工智能神经网络的卷积运算方面具有巨大的应用潜力。基于忆阻器阵列的多位存内计算由于具备写入速度快、与互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺兼容等特点,... 详细信息

存内计算(Computing In Memory,CIM)在人工智能神经网络的卷积运算方面具有巨大的应用潜力。基于忆阻器阵列的多位存内计算由于具备写入速度快、与互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺兼容等特点,有望成为解决“内存墙”的有效手段。然而,当前多位存内计算电路架构面临输出延时高和能耗大的问题,主要原因为传统感知放大器的性能制约,为此本文提出了一种低延时低能耗多位电流型感知放大器(Low-delay Low-power Multi-bit Current-mode Sense Amplifier,LLM-CSA),通过减少传统CSA电路工作状态数量、简化工作时序来优化功能;采用新型低位检测模块的电路设计思路,来多层次系统性地降低输出延时并优化能耗。使用中芯国际40 nm低漏电逻辑工艺(SMIC40 nm LL),利用Cadence电路设计平台,仿真验证所提LLM-CSA的功能和延时-能耗性能。通过对比分析发现:LLM-CSA比传统CSA输出延时降低1.42倍,能量消耗降低1.56倍。进一步地,以一种4 bit输入、4 bit权重、11 bit输出的忆阻器阵列多位存内计算架构为应用,对比验证所提LLM-CSA的性能:与基于传统CSA的存内计算系统相比,新架构延时降低1.18倍,能耗降低1.03倍。LLM-CSA的提出对促进感知放大器设计思路和忆阻器阵列存内计算架构的发展,具有一定的理论和现实意义。

关键词：忆阻器阵列存内计算电流型感知放大器低延时低能耗

在线全文

学校读者我要写书评

暂无评论

SRAM存内计算技术综述

微电子学与计算机 2021年第9期38卷 1-7页

作者：龚龙庆徐伟栋娄冕西安微电子技术研究所陕西西安710054

在处理深度神经网络这类数据密集型应用的过程中,处理器和存储器间大量数据的频繁传输会造成严重的性能损耗和能量消耗,也是当前冯·诺伊曼架构最大的瓶颈.针对传统冯·诺伊曼体系架构的局限性,基于SRAM的存内计算技术将运算单元集成到... 详细信息

在处理深度神经网络这类数据密集型应用的过程中,处理器和存储器间大量数据的频繁传输会造成严重的性能损耗和能量消耗,也是当前冯·诺伊曼架构最大的瓶颈.针对传统冯·诺伊曼体系架构的局限性,基于SRAM的存内计算技术将运算单元集成到内存中,支持数据的即存即算,彻底突破了冯·诺伊曼瓶颈,有望成为新一代智能计算架构.本文从体系结构的角度阐明了冯·诺伊曼架构所引起的"功耗墙"和"存储墙"问题,并给出了存内计算技术的兴起原因.文章围绕近几年国内外关于SRAM存内计算架构的研究,以其中几种经典架构为例描述了各类SRAM存内计算的工作机理、优缺点及意义,并从器件级、电路级和架构级的角度分别概述了目前关于SRAM存内计算技术的关键影响因素.SRAM存内计算技术潜力巨大,用途广泛,将会给机器学习应用,图计算应用和基因工程提供高效低能耗的系统结构支持,最后展望了未来几年内SRAM存内计算技术在器件、电路和架构方面的发展情况.

关键词：数据密集型应用冯·诺伊曼架构 SRAM 存内计算

在线全文

学校读者我要写书评

暂无评论

面向CNN的高效SRAM存内计算

中国集成电路 2023年第5期32卷 53-56,95页

作者：卢文娟刘建文李研赵信方华戴成虎安徽大学上海高性能集成电路设计中心

近年来,卷积神经网络(Convolutional Neural Networks,CNN)在多个领域取得了快速的发展。然而受到传统冯·诺依曼结构中数据的存储模块与运算模块分离的影响,一定程度上限制了CNN性能的提升。本文介绍了一种以12T SRAM(Static Random-Ac... 详细信息

近年来,卷积神经网络(Convolutional Neural Networks,CNN)在多个领域取得了快速的发展。然而受到传统冯·诺依曼结构中数据的存储模块与运算模块分离的影响,一定程度上限制了CNN性能的提升。本文介绍了一种以12T SRAM(Static Random-Access Memory,SRAM)单元为基础的存内计算结构。用于实现CNN中4bit输入与4bit权重的卷积运算。在CMOS工艺下对设计的电路进行仿真,在2GHz频率下实现了46.1~117.3TOPS/W(Tera Operation Per Second Per Watt,TOPS/W)的能效。

关键词：存内计算卷积神经网络卷积运算累加操作 ADC电路

基于忆阻器的LSTM神经网络存内计算架构设计

在线全文

学校读者我要写书评

暂无评论

集成电路应用 2023年第10期40卷 18-21页

作者：叶沁桐福州大学物理与信息工程学院福建350001

阐述一种基于忆阻器阵列的存内计算宏电路,用于加速循环神经网络(RNN)中的长短期记忆神经网络(LSTM)。长短期记忆神经网络能够更容易地捕捉深层连接,并改善梯度消失和梯度爆炸现象。传统的LSTM硬件加速器使用乘法器与加法器实现网络中... 详细信息

阐述一种基于忆阻器阵列的存内计算宏电路,用于加速循环神经网络(RNN)中的长短期记忆神经网络(LSTM)。长短期记忆神经网络能够更容易地捕捉深层连接,并改善梯度消失和梯度爆炸现象。传统的LSTM硬件加速器使用乘法器与加法器实现网络中最频繁的点积操作,硬件系统中的计算资源决定了整个网络的加速效率,同时,权重等参数在内存与计算单元之间的通信也带来了较大的功耗。

关键词：集成电路设计存内计算忆阻器神经网络硬件加速