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大口径望远镜光学系统失调校正技术研究

大口径望远镜光学系统失调校正技术研究

作者：梁琼心中国科学院大学(中国科学院光电技术研究所)

学位级别：硕士

随着人类航天活动的增加,空间碎片日益增加,严重威胁着航天器的安全,为了有效清除或规避空间碎片,需要精确探测它们尺寸和轨道信息。地基光电望远镜因探测能力高、作用距离远,是探测空间碎片的关键手段。为了提高望远镜的聚光能力和空... 详细信息

随着人类航天活动的增加,空间碎片日益增加,严重威胁着航天器的安全,为了有效清除或规避空间碎片,需要精确探测它们尺寸和轨道信息。地基光电望远镜因探测能力高、作用距离远,是探测空间碎片的关键手段。为了提高望远镜的聚光能力和空间分辨率,望远镜口径不断增大,失调校正的难度也随之增加。大口径望远镜在观测过程中,光学系统的成像质量和观测精度随着镜面失调误差的增大会降低,从而不能精确观测空间目标,为此需要进行失调校正使其达到观测要求。本文以大口径大视场地基光电望远镜作为研究对象,这类光学系统容易被检测光学元件遮挡光线且其内部空间受限,难以放置检测光学元件。针对该问题,需要研究一种不用添加检测光学元件的像质检测方法并配合相应的失调校正技术来实现光学系统位置失调校正。具体研究工作如下:1.针对望远镜光学系统内部空间限制的特点,研究了无场镜的波前曲率传感器。由于无法放置检测光学元件,采用直接测量法的方式实现,该方法解决了空间限制以及光线被遮挡的问题。分析了波前曲率传感器在大口径大视场望远镜应用中采取的实现方式。2.提出了基于本征系数的灵敏度矩阵法来求解光学系统失调量。曲率传感器获取Zernike系数常采用Zernike多项式拟合法,该方法需对探测器进行分割,使失调量的解算过程变复杂。采用无需分区探测的本征函数法进行波前重构,用本征系数描述波像差,通过分析本征系数与光学元件失调量的关系,建立两者之间的灵敏度矩阵模型,并给出本征系数的选取原则。3.对1 m同轴三反光学系统进行了失调校正仿真,由于该系统的本征系数灵敏度矩阵呈病态,结合光学元件偏心和倾斜对像差相互补偿的性质,选用分组补偿器法进行失调校正,仿真结果表明,可得到良好的像质。4.在1.8 m望远镜进行失调量求解实验,结果表明本征系数灵敏度矩阵法求解精度高,为在更大口径望远镜中实际应用奠定了技术基础。

关键词：大口径望远镜曲率传感器本征函数灵敏度矩阵失调校正

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一种基于分段电容的低功耗SARADC设计

天津大学学报（自然科学与工程技术版） 2017年第8期50卷 850-855页

作者：安胜彪张琳王保柱王书海杨瑞霞河北工业大学电子信息工程学院天津300401 河北科技大学信息科学与工程学院石家庄050018

针对当前物联网技术对功耗的严格要求,设计了一种基于分段电容的低功耗SAR ADC电路.电路通过使用分离电容阵列来降低整个CDAC所需要的单位电容数和ADC的功耗.同时采用了分离电容校正技术来降低整体CDAC的非线性和失调校正技术来降低比... 详细信息

针对当前物联网技术对功耗的严格要求,设计了一种基于分段电容的低功耗SAR ADC电路.电路通过使用分离电容阵列来降低整个CDAC所需要的单位电容数和ADC的功耗.同时采用了分离电容校正技术来降低整体CDAC的非线性和失调校正技术来降低比较器电路的失调.在0.18,mm CMOS工艺下完成了一款10-bit 10-Msample/s的电路原型设计及相应的版图设计和验证工作,带有PAD的芯片整体面积为1,2mm.芯片后仿真结果表明:该转换器在校正情况下,4.89,MHz输入信号频率下信号噪声谐波比(SFDR)为61.43,dB,比不校正提高了54%,;有效位数达到9.90,bit,比不校正提高了3.7,bit;在1.8,V电源电压下功耗仅为255.61,mW.

关键词：逐次逼近型模数转换器低功耗失配校正失调校正

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用于触摸检测系统的ADC设计

用于触摸检测系统的ADC设计

作者：张丹妮浙江大学

学位级别：硕士

电子产品市场竞争日愈激烈,对触摸屏技术的要求也越来越高。作为触摸检测系统必不可少的关键模块,模数转换器向高分辨率、高转换速度、低成本低功耗、可处理多通道的方向发展。本文提出了一种适用于触摸屏模拟前端的中高精度、高速逐次... 详细信息

电子产品市场竞争日愈激烈,对触摸屏技术的要求也越来越高。作为触摸检测系统必不可少的关键模块,模数转换器向高分辨率、高转换速度、低成本低功耗、可处理多通道的方向发展。本文提出了一种适用于触摸屏模拟前端的中高精度、高速逐次逼近型模数转换器。系统采用异步时钟控制方式提高转换速率。为了提高线性度,设计采用了两级结构的动态比较器,结合提出的失调校正电路,减少噪声、失调电压和功耗;电容阵列采用自适应平均化技术,在降低比较器噪声要求的同时提高系统的SNDR和SFDR;为解决电容失配的问题,设计采用数字校正的方式,使用高位电容子阵列提取失配误差,再通过数字端校正来提高系统的有效位。芯片在SMIC 0.18μm Mixed Signal 1.8V/5V工艺下进行设计。设计的12bits SAR ADC采样速率为20MS/s。仿真结果表明,在27℃、TT工艺角下,1.8V电源电压,9.9MHz输入信号频率时,系统的有效位为11.63bits,提取版图中的寄生参数后有效位为11.15bits,无杂散动态范围为81.41d B。芯片的面积为0.1916mm,整个系统功耗为1.78mW。

关键词：触摸屏逐次逼近型模数转换器高速失调校正自适应平均化技术数字校正

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单通道8位两步式高速ADC的研究与设计

单通道8位两步式高速ADC的研究与设计

作者：唐佳燕东南大学

学位级别：硕士

在信号处理系统中,模数转换器(ADC)位于信号链的前端,是连接真实世界和数字世界的桥梁。ADC的主要功能是将模拟信号转换为数字信号,以便于数字信号处理系统的处理、存储和分析。从移动通信、传感器网络、高速通信接收器到生物医疗设备,... 详细信息

在信号处理系统中,模数转换器(ADC)位于信号链的前端,是连接真实世界和数字世界的桥梁。ADC的主要功能是将模拟信号转换为数字信号,以便于数字信号处理系统的处理、存储和分析。从移动通信、传感器网络、高速通信接收器到生物医疗设备,都需要高性能的ADC。其中,对超高速和低功耗的中等分辨率(6～8位)ADC,市场需求不断增加。但是中等分辨率的单通道ADC很难达到超高速,通常采用时间交织技术将多个单通道ADC交织在一起以达到更高的速度。而提升单通道ADC的转换速度可以避免大量的交织、简化时钟分布和降低校准难度,因此高速、低功耗的中等分辨率单通道ADC一直是集成电路设计的研究热点。本文介绍了一种基于40nm CMOS工艺、1.1V电源电压的8位高速、低功耗的两步式分级ADC,其中,余差信号不经过放大直接传入后级,去除级间运算放大器后减小了功耗和面积。本文重点研究8位两步式ADC的原理、时序设计和关键单元电路设计,在介绍两步式ADC架构以及电路时序的基础上,分析了两步式ADC电路中的采样保持电路、电容式数模转换单元和子ADC电路。8位两步式ADC的第一级采用5位全并行ADC,第二级采用4位全并行ADC,利用冗余技术提高两步式ADC对余差误差的容忍度,并采用插值结构进一步减少了电路功耗和面积。在采样保持电路中采用栅压自举开关技术,以此来减小采样开关管导通电阻和提高采样开关管线性度。为了获得高转换速度,采用高速动态比较器,并通过比较器失调校正技术校正比较器的失调。本文设计的8位两步式ADC的版图面积为380μm×120μm。在2GHz的采样频率下,输入频率为992MHz时,后仿真得到的ENOB为6.1-bit,信噪失真比和无杂散动态范围分别为38.5dB和46.8dB,整体电路功耗约为18.6mW,达到了电路设计指标要求。

关键词：两步式ADC 采样保持比较器失调校正

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高速低功耗逐次逼近型模数转换器研究

高速低功耗逐次逼近型模数转换器研究

作者：李晓兴东南大学

学位级别：硕士

随着无线通信、便携式测量仪器等方面的快速发展,要求模数转换器(Analog-to-Digital Converter,ADC)的速度越来越高、功耗越来越低。逐次逼近型(Successive Approximation Register,SAR)ADC具有结构简单、面积小、功耗低的天然优势,并... 详细信息

随着无线通信、便携式测量仪器等方面的快速发展,要求模数转换器(Analog-to-Digital Converter,ADC)的速度越来越高、功耗越来越低。逐次逼近型(Successive Approximation Register,SAR)ADC具有结构简单、面积小、功耗低的天然优势,并且能够适应工艺尺寸缩小带来的挑战,不仅在低速低功耗应用领域占据着广阔的市场,在高速低功耗领域也逐渐崭露头角,因此,研究单核高速低功耗SAR ADC的实现技术具有重要意义。本课题对单核SAR ADC的设计进行研究,致力于在保证SAR ADC低功耗优势的基础上尽可能提高转换速度。本文调研了国内外SAR ADC的研究现状,分析了SAR ADC的几种常见结构及设计中的非理想因素,最终确定了适合本课题的设计方案。本次设计的SAR ADC包括采样开关、DAC电容阵列、比较器及失调校正模块、SAR控制逻辑电路。采用线性度高的栅压自举开关提高精度;采用改进型分段电容结构,去掉了低位段的最高位电容,有效地控制了面积和功耗,同时采用部分单调开关切换方案,在最高位和次高位比较时都不需要消耗能量,功耗比单调型时序方案减少了50%,比基于V的开关方案减少了25%;采用两级动态比较器,没有静态功耗,并采取基于负载不平衡电容补偿的失调校正方法,在不增加功耗的情况下实现了低失调动态比较器,蒙特卡洛仿真表明校正前失调电压为5.14mV,校正后失调电压为0.37mV;SAR控制逻辑电路的设计将DAC的输出直接反映到开关控制端,减小了关键链路延时,提高了ADC的转换速度。本课题基于40nm CMOS工艺设计了高速低功耗SAR ADC的具体电路及版图,并进行了流片验证。测试结果表明:所设计的SAR ADC最高转换速率可达200MS/s,信噪失真比为50.1dB,无杂散动态范围为65.1dB,功耗9.2mW。

关键词：逐次逼近模数转换器高速低功耗改进型分段电容结构部分单调开关切换两级动态比较器失调校正

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多通道时钟交织SAR ADC的研究与设计

多通道时钟交织SAR ADC的研究与设计

作者：顾纯辰复旦大学

学位级别：硕士

高速中高精度的多通道时钟交织ADC应用非常广泛,如硬盘数据读取通道、数字示波器、光信号通信以及串行收发机等,并且随着接收机中多模工作形式的发展以及ADC不断靠近天线、信号带宽不断增大的趋势,多通道时钟交织ADC已成为集成电路设计... 详细信息

高速中高精度的多通道时钟交织ADC应用非常广泛,如硬盘数据读取通道、数字示波器、光信号通信以及串行收发机等,并且随着接收机中多模工作形式的发展以及ADC不断靠近天线、信号带宽不断增大的趋势,多通道时钟交织ADC已成为集成电路设计领域的一个研究热点。本论文对多通道时钟交织ADC的研究主要集中在两个方面：多通道间时序校正算法以及单通道SAR ADC的设计。解决通道间时钟偏差对信噪比的影响是多通道时钟交织ADC的关键技术。本论文针对通道间采样时钟偏差,结合了现有两种校正算法的优势,提出了一种最小过零点数的校正算法,并系统建模仿真验证。在逐次逼近模数转换器部分,本论文采用了适合于高速、低功耗、中高精度应用的逐次逼近型结构。并对其三个主要模块：DAC、比较器和SAR逻辑电路分别进行了分析和设计,对于DAC电容阵列,重点推导了单位电容失配以及极板寄生电容对DNL和INL的影响,并通过行为级建模仿真对推导进行了验证。对于高速电压比较器,重点推导了MOS管差分不匹配带来的输入失调,引入了由比较器、失调补偿电流源、逻辑单元和电荷泵组成的前台失调校准技术消除失调,同时引入了预放大器对回踢噪声进行隔离。对最小过零点数算法进行系统建模仿真,1GS/s采样速率,每个通道随机输入在[-127ps,127ps]范围内的时钟偏差,调整步长为1ps,输入信号频率为19.0773MHz时,校正前由时钟偏差引入的周期性频谱分量使ENOB以及SNR分别下降至6.41bi1和40.3dB。当以最小过零点数算法校正后,分别改善为49.02dB和7.84bit。当输入信号频率为419.6205MHz时,ENOB以及SNR分别下降至2.3bit和15.3dB,校正后分别改善为49dB和7.83bit。在SMIC0.13uM工艺下,仿真结果表明,单通道SAR ADC在低频输入信号时,SNDR为50.3dB,SFDR为63.3dB。而当高频输入信号时,SNDR为48.1dB,SFDR为58dB。整体功耗为5.86mW。而测试结果也验证了芯片的可实现性。

关键词：模数转换器时钟偏差校正算法逐次比较 DAC电容阵列高速比较器失调校正

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单通道8-bit高速ADC的研究与设计

单通道8-bit高速ADC的研究与设计

作者：芦婷东南大学

学位级别：硕士

随着科学技术的不断发展,模数转换器(ADC)几乎成为了所有电子器件的核心模块。ADC的应用范围十分广泛,包括超带宽系统、雷达探测、光通信链路、数字接收机和快速以太网等,对于不同的应用场合需要的采样率和分辨率也不同。其中,高速中等... 详细信息

随着科学技术的不断发展,模数转换器(ADC)几乎成为了所有电子器件的核心模块。ADC的应用范围十分广泛,包括超带宽系统、雷达探测、光通信链路、数字接收机和快速以太网等,对于不同的应用场合需要的采样率和分辨率也不同。其中,高速中等分辨率的ADC是超带宽系统、磁盘驱动器读出通道和光通信的关键部分。但是,随着半导体工艺尺寸的不断缩减使得高速ADC的设计成为一个挑战。全并行ADC是实现高速ADC的首选结构,但是全并行结构因为比较器数目随着分辨率的增加呈指数增长,导致高分辨率的ADC输入阻抗较高从而限制了速度,所以一般不用于分辨率高于8位的高速场合。为了克服输入阻抗对速度的限制,本论文设计了一种两步式ADC的结构。该结构采用两级Flash ADC,在时钟控制作用下实现等效的流水线操作,从而分别获得高位量化输出和低位量化输出。论文从两步式ADC的三个主要模块进行研究和介绍。系统前端采样保持电路采用栅压自举开关来提高采样信号的线性度,减少开关的非理想因素对系统性能的影响;采用动态比较器来减小电路的功耗,降低比较器的延时;并设计了相关校正电路来降低比较器的失调,提高系统的性能。此外,每级Flash ADC还采用了插值结构,进一步减少比较器的数目,降低输入阻抗。最后使用冗余校正电路输出完整的8-bit数字码。该结构不使用放大器,所以不需要消耗很大的功耗。本设计在Cadence仿真软件下,基于40nm CMOS工艺,对两步式ADC中的关键模块和整体电路进行了电路和版图设计,最后实现的核心版图面积为390μm╳190μm。电路后仿真结果表明:当输入信号频率为100MHz,采样频率为1GHz时,信噪失真比达到43.61 dB,无杂散动态范围为52.91dB,有效位数为6.95-bit,电路总功耗为16.3mW,各项参数基本满足设计指标的要求。

关键词：两步式ADC 高速低功耗比较器失调校正

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TDI图像传感特征提取与低功耗研究

TDI图像传感特征提取与低功耗研究

作者：吴强电子科技大学

学位级别：硕士

CMOS图像传感器因其具有低功耗、低成本和易于集成等优点,广泛应用于数码摄像、医疗成像和空间遥感等领域。为了在低光照的环境下获取质量优良的图像,研究人员在CMOS图像传感器中引入时间延时积分技术(TDI),等效地延长曝光时间来提升输... 详细信息

CMOS图像传感器因其具有低功耗、低成本和易于集成等优点,广泛应用于数码摄像、医疗成像和空间遥感等领域。为了在低光照的环境下获取质量优良的图像,研究人员在CMOS图像传感器中引入时间延时积分技术(TDI),等效地延长曝光时间来提升输出信号的信噪比。时间延时积分技术要求不同像素对同一物理景象进行曝光后,同一物理景象的曝光信号在读出之前必须完成累加操作。在像素阵列越来越大的发展趋势下,在CMOS-TDI图像传感系统的设计时,不得不考虑日益严峻的功耗问题,尤其是模数转换器的功耗。本文从量化和输入两个角度来考虑模数转换器的功耗问题。在量化层次上,选用具有低功耗潜力的SAR-ADC架构,设计了一种适用于CMOS-TDI系统的低功耗电容网络转换技术。在输入层次上,以硬件实施特征提取为手段,剔除无关的图像数据,减轻后续模数转换器的工作量,实现模数转换器功耗的降低。本文的主要工作内容如下:1.在量化层次上,先对两种典型SAR-ADC低功耗电容网络转换技术进行分析比较。结合CMOS-TDI系统的工作特点,基于数据预测读出的技术思路,提出了一种更具低功耗潜力的电容网络转换技术,并完成了该电容网络转换技术的理论功耗分析。2.在输入层次上,借用特征提取手段,实现图像关键特征数据与无关景象数据的区分,降低前端读出电路送入模数转换器的数据量,进而减小模数转换器的能量消耗。本文设计了一种适用于CMOS-TDI系统的特征提取算法,并针对该特征提取算法进行了仿真分析。仿真结果表明:无关像素数据的剔除比例达到80%以上,即减轻了模数转换器80%的量化任务。3.为了保证低功耗特征提取算法的准确实施,本文设计了一种带有失调误差校正功能的模拟累加器。通过调整运放的内部结构,实现了缓冲器失调电压极性的翻转。利用两个累加阶段失调电压引起的误差相累加的方法,完成了对失调误差的校正,有效地抑制了系统的固定模式噪声。仿真结果表明,该模拟累加器电路功能正确,累加器精度达到99.2%。在工艺失配存在的情况下,校正电路能够有效地校正失调误差,保证累加器的累加精度在99.1%以上。

关键词：时间延时积分低功耗算法特征提取模拟累加器失调校正

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高精度逐次逼近型模数转换器的设计

高精度逐次逼近型模数转换器的设计

作者：王雪平华东师范大学

学位级别：硕士

近年来,数据采集系统、医疗成像系统等许多新兴应用领域需要高精度的模数转换器(Analog-to-Digital Converter,ADC)。逐次逼近型(Successive Approximation Register,SAR)模数转换器适合CMOS集成,并在采样率、转换精度、功耗及设计复杂... 详细信息

近年来,数据采集系统、医疗成像系统等许多新兴应用领域需要高精度的模数转换器(Analog-to-Digital Converter,ADC)。逐次逼近型(Successive Approximation Register,SAR)模数转换器适合CMOS集成,并在采样率、转换精度、功耗及设计复杂度之间提供了良好的折衷,非常适用于这些领域。本文主要针对比较器、模数转换器、SAR逻辑等模块及电容失配校准技术进行研究,设计了一款16位2.56 MSPS的高精度SAR ADC。首先,本文提出了改进的两级动态比较器结构,有效降低了比较器功耗。针对比较器输入失调电压大的问题,本文设计了基于全动态的失调校正电路,通过在预放大器输出端引入不平衡负载电容将比较器输入失调电压降低至LSB/2以内。其次,针对电容式数模转换器(Capacitive Digital-to-Analog Convertor,CDAC)功耗大的问题,本文采用分段式电容阵列和基于共模电平(Vcm-based)的开关切换时序,降低电容数量和CDAC功耗。在MSB段,本文设计了带有冗余位的非二进制电容阵列,可以校正CDAC电压建立不完全及参考电压不稳定等因素引入的误差。针对SAR逻辑延迟的问题,本文设计了动态SAR逻辑结构,既缩短了SAR逻辑的延时,也降低了逻辑电路的功耗。此外,针对高精度SAR ADC中电容失配导致线性度下降的问题,本文提出了基于分裂式ADC的数字校准与基于扰动的数字校准相结合的校准方法,通过在电容阵列中加入扰动电容即可在数字域实现对电容失配误差的校准,无需复杂的模拟电路。此前已流片并测试了一款12 bit,512 k SPS的SAR ADC芯片,测试结果表明,在采样频率为512 k Hz,输入信号频率为11.21875 k Hz时,其无杂散动态范围(Spurious-Free Dynamic Range,SFDR)为67.7 d B,信噪失真比(Signal-to-Noiseand-Distortion Ratio,SNDR)为59.6 d B,微分非线性(Differential Non-linearity,DNL)误差为-1/+1.71 LSB,积分非线性(Integral Non-linearity,INL)误差为-3.75/+4.44 LSB。本文在该12 bit SAR ADC芯片的基础上,基于180 nm工艺对所提出的16 bit SAR ADC电路进行了设计和后仿真。后仿真结果表明,在参考电压为5V、采样频率为2.56 MSPS、输入频率为1.1675 MHz的情况下,校准后的SAR ADC的SFDR为105.4 d B,SNDR为93 d B,总谐波失真(Total Harmonic Distortion,THD)为-101.2 d B,微分非线性误差为-0.6/+0.55 LSB,积分非线性误差为-2.48/+2.15 LSB,满足指标要求。

关键词：高精度逐次逼近型模数转换器失调校正冗余数字校准