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Ge/Si纳米多层膜的埋层调制结晶研究

功能材料 2008年第2期39卷 328-330,333页

作者：杨瑞东陈寒娴邓荣斌孔令德陶东平王茺杨宇昆明理工大学材料与冶金工程学院云南大学材料科学与工程系云南昆明650091

采用磁控溅射设备,当衬底温度为500℃时,在Si(100)基片上磁控溅射生长Ge/Si多层膜样品。使用Raman,AFM和低角X射线技术对样品进行检测和研究,结果表明通过控制Ge埋层的厚度,可以调制Ge膜的结晶及晶粒尺寸,获得晶粒平均尺寸和空间分布较... 详细信息

采用磁控溅射设备,当衬底温度为500℃时,在Si(100)基片上磁控溅射生长Ge/Si多层膜样品。使用Raman,AFM和低角X射线技术对样品进行检测和研究,结果表明通过控制Ge埋层的厚度,可以调制Ge膜的结晶及晶粒尺寸,获得晶粒平均尺寸和空间分布较均匀的多晶Ge/Si多层膜。

关键词： Ge/Si纳米多层膜埋层纳米晶粒

C^+离子注入Si单晶形成SiC埋层中Si2p的特征能量损失谱

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物理学报 1998年第5期47卷 876-880页

作者：严辉陈光华黄世平郭伟民北京工业大学应用物理系香港中文大学电子工程系香港中文大学化学系

利用ｍｅｔａｌｖａｐｏｒｖａｃｕｕｍａｒｃ离子源产生的Ｃ＋离子，注入单晶Ｓｉ衬底，得到了ＳｉＣ埋层．利用Ｘ射线光电子能谱，研究了ＳｉＣ埋层中Ｓｉ２ｐ的特征能量损失谱．结果表明：Ｓｉ２ｐ的特征能量损失谱依赖于ＳｉＣ埋层... 详细信息

利用ｍｅｔａｌｖａｐｏｒｖａｃｕｕｍａｒｃ离子源产生的Ｃ＋离子，注入单晶Ｓｉ衬底，得到了ＳｉＣ埋层．利用Ｘ射线光电子能谱，研究了ＳｉＣ埋层中Ｓｉ２ｐ的特征能量损失谱．结果表明：Ｓｉ２ｐ的特征能量损失谱依赖于ＳｉＣ埋层中Ｃ原子的浓度分布，并且与ＳｉＣ埋层的有序度对应．

关键词：薄膜埋层碳离子注入硅单晶特征能量损失谱

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基于埋层结构的高压功率MOS器件终端设计

固体电子学研究与进展 2022年第5期42卷 352-356页

作者：宋迎新马捷侯杰孙德福刘进松李泽宏任敏济南市半导体元件实验所济南250014 电子科技大学成都611731

为改善传统结终端延伸(JTE)结构的终端注入剂量偏低、终端对表面固定电荷敏感、终端尺寸优化不够等缺陷,设计了一种基于场板(FP)与埋层(BL)的新型终端结构,用于降低表面固定电荷对击穿电压的影响,并且通过提高JTE区域的掺杂剂量,同时优... 详细信息

为改善传统结终端延伸(JTE)结构的终端注入剂量偏低、终端对表面固定电荷敏感、终端尺寸优化不够等缺陷,设计了一种基于场板(FP)与埋层(BL)的新型终端结构,用于降低表面固定电荷对击穿电压的影响,并且通过提高JTE区域的掺杂剂量,同时优化表面电场,实现了终端电场更加均衡,提高了击穿电压及减少结终端尺寸。利用仿真软件对提出的新型终端结构进行仿真,对新结构的电场分布、击穿电流电压曲线、击穿电压随终端JTE区注入剂量变化和击穿电压随表面固定电荷Qf变化四个方面进行分析,结果表明:相比传统JTE终端,本文设计的新型终端尺寸缩短16%,耐压提升约20%,同时可靠性也有所提升。

关键词：结终端扩展埋层高能离子注入金属场板击穿电压

为SIMOX SOI结构的硅膜和二氧化硅埋层厚度模型

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Journal of Semiconductors 1993年第9期14卷 573-578页

作者：牛国富阮刚复旦大学微电子学研究所中国科学院上海冶金研究所离子束开放实验室上海200050

本文提出了一个为SIMOX SOI结构的硅膜和二氧化硅埋层厚度解析模型,适用于0.7—2.0 ×10^(18)cm^(-2)剂量范围和50—300keV能量范围,模型与实验测量在大剂量和低能量情况下仍附合较好。本模型对SIMOX工艺优化设计和发展VLSI TCAD具有参... 详细信息

本文提出了一个为SIMOX SOI结构的硅膜和二氧化硅埋层厚度解析模型,适用于0.7—2.0 ×10^(18)cm^(-2)剂量范围和50—300keV能量范围,模型与实验测量在大剂量和低能量情况下仍附合较好。本模型对SIMOX工艺优化设计和发展VLSI TCAD具有参考价值,同时给出了在常规氧注入能量(如150keV)下用增大剂量方法制备TF SOI结构的理论依据。

关键词：硅膜二氧化硅 SOI结构埋层 SIMOX

离子注入形成SOI结构的界面及埋层的俄歇能谱研究

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物理学报 1989年第12期38卷 1996-2002页

作者：俞跃辉林成鲁张顺开方子韦邹世昌中国科学院上海冶金研究所离子束开放研究实验室

本文中研究了O^+(200keV,1.8×10^(18)/cm^2)和N^+(190keV,1.8×10^(18)/cm^2)注入Si形成SOI(Silicon on Insulator)结构的界面及埋层的化学组成。俄歇能谱的测量和研究结果表明:注O^+的SOI结构在经1300℃,5h退火后,其表层Si和氧化硅埋层的界面存在一个不饱和氧化硅状态,氧化硅埋层是由SiO_2相和这不饱和氧化硅态组成,而且氧化硅埋层和体硅界面不同于表层Si和氧化硅埋层界面;注N^+的SOI结构在经1200℃,2h退火后,其氮化硅埋层中存在一个富N的疏松夹层,表层Si和氮化硅埋层界面与氮化硅埋层和体硅界面性质亦不同。这些结果与红外吸收和透射电子显微镜及离子背散射谱的分析结果相一致。还对两种SOI结构界面与埋层的不同特征的原因进行了分析讨论。

关键词：离子注入 SOI结构界面埋层能谱

高能Si^+注入Sl-GaAs形成n型埋层

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固体电子学研究与进展 1991年第3期11卷 245-249页

作者：姬成周李国辉吴瑜光罗晏王琦王文勋北京师范大学低能核物理研究所 100875 北京师范大学分析测试中心 100875

本文报导0.6～5MeV高能Si^+离子注入LEC半绝缘GaAs的快速退火效果,在950℃温度下退火5秒得到最佳电特性.采用多能量叠加注入已制备出平均深度在1.2μm,厚约1.7μm的n^+深埋层,载流子浓度为3～5×10^(17)cm^(-3).在近表面单晶层上作成了... 详细信息

本文报导0.6～5MeV高能Si^+离子注入LEC半绝缘GaAs的快速退火效果,在950℃温度下退火5秒得到最佳电特性.采用多能量叠加注入已制备出平均深度在1.2μm,厚约1.7μm的n^+深埋层,载流子浓度为3～5×10^(17)cm^(-3).在近表面单晶层上作成了性能良好的肖特基接触,其势垒高度约为0.7V.

关键词：离子注入 SI-GaAs 埋层 Si注入

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C^+注入硅形成β-SiC埋层研究

Journal of Semiconductors 1997年第2期18卷 140-145页

作者：陈长清杨立新严金龙陈学良中国科学院上海冶金所微电子学分部上海200233

在200℃和680℃下对P型（100）单晶硅进行不同剂量的C+注入，实验表明680℃下注入形成的β-SiC埋层存在＜100＞取向生长的结晶态，经过1160℃氮气氛4小时或8小时退火后，结晶度得到进一步增强；200℃下注入形成的β-SiC埋层为无定形态... 详细信息

在200℃和680℃下对P型（100）单晶硅进行不同剂量的C+注入，实验表明680℃下注入形成的β-SiC埋层存在＜100＞取向生长的结晶态，经过1160℃氮气氛4小时或8小时退火后，结晶度得到进一步增强；200℃下注入形成的β-SiC埋层为无定形态，即使经过1160℃氮气氛4小时或8小时退火之后仍没有发现结晶态衍射峰存在．研究同时揭示了不同C+注入剂量对所形成β-SiC埋层结晶程度的影响，以及不同退火工艺对于样品制备的影响．通过AES成分深度测试及剖面透射电子显微镜（XTEM）可以直观分析β-SiC埋层的内在结构．

关键词：碳化硅埋层注入

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埋层低掺杂漏SOI高压器件的击穿电压

微纳电子技术 2011年第9期48卷 553-557页

作者：李琦王卫东张杨赵秋明桂林电子科技大学信息与通信学院广西桂林541004

提出一种具有埋层低掺杂漏(BLD)SOI高压器件新结构。其机理是埋层附加电场调制耐压层电场,使漂移区电荷共享效应增强,降低沟道边缘电场,在漂移区中部产生新的电场峰。埋层电中性作用增加漂移区优化掺杂浓度,导通电阻降低;低掺杂漏区在... 详细信息

提出一种具有埋层低掺杂漏(BLD)SOI高压器件新结构。其机理是埋层附加电场调制耐压层电场,使漂移区电荷共享效应增强,降低沟道边缘电场,在漂移区中部产生新的电场峰。埋层电中性作用增加漂移区优化掺杂浓度,导通电阻降低;低掺杂漏区在漏极附近形成缓冲层,改善漏极击穿特性。借助二维半导体仿真器MEDICI,研究漂移区浓度和厚度对击穿电压的影响,获得改善击穿电压和导通电阻折中关系的途径。在器件参数优化理论的指导下,成功研制了700V的SOI高压器件。结果表明:BLD SOI结构击穿电压由均匀漂移区器件的204V提高到275V,比导通电阻下降25%。

关键词：埋层低掺杂漏击穿电压调制导通电阻掺杂浓度

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体硅RESURF LDMOS埋层设计研究

体硅RESURF LDMOS埋层设计研究

作者：宋庆文西华大学

学位级别：硕士

LDMOS(Lateral Double-diffused MOSFET)作为功率集成电路的核心器件,近年来成为国内外众多器件研究者研究的热点。然而,横向高压功率器件中击穿电压与比导通电阻之间严重的矛盾关系一直限制着LDMOS在高压大电流下的应用。因此,设计能... 详细信息

LDMOS(Lateral Double-diffused MOSFET)作为功率集成电路的核心器件,近年来成为国内外众多器件研究者研究的热点。然而,横向高压功率器件中击穿电压与比导通电阻之间严重的矛盾关系一直限制着LDMOS在高压大电流下的应用。因此,设计能满足一定耐压需求且低比导通电阻的LDMOS是目前功率半导体技术的一个重要发展方向。RESURF技术自1979年提出以来,从最初的Single-RESURF发展为Double-RESURF,再到Triple-RESURF,已成为横向高压器件设计的基本准则。特别对于DR和TR LDMOS,其P型埋层的设计(以NMOS为例)是优化器件特性的关键,然而已有文献对DR和TR LDMOS的P型埋层对纵向电场调制作用的分析都显得过于简单,事实上,P型埋层的厚度、深度、掺杂浓度对器件的纵向电场、击穿电压和比导通电阻都产生了重要影响。本论文正是针对RESURF LDMOS的埋层设计这一问题展开研究。1、Double RESURF LDMOS的P-top层设计研究。研究了P-top层的厚度和掺杂浓度对器件纵向电场的影响。器件的击穿电压和比导通电阻随P-top层浓度增加同时降低,Double RESURF器件降低器件比导通电阻必然以牺牲击穿电压为代价。一方面,当漂移区浓度固定,器件的击穿电压和比导通电阻随P-top层厚度增加同时增加,但BV2/Rs,on设计优值降低,当耐压在500-600V之间,P-top层厚度从2?m增加到8?m,设计优值降低了18%;另一方面,当P-top层浓度固定,器件的击穿电压和比导通电阻随P-top层厚度增加同时降低,但BV2/Rs,on设计优值仍然降低,当耐压在450-650V之间,P-top层厚度从2?m增加到6?m,设计优值降低了34%。Double RESURF器件设计应采用薄型的P-top层。2、Triple RESURF LDMOS的P型埋层设计研究。研究了P型埋层的深度、厚度、掺杂浓度对器件纵向电场的影响。当P型埋层靠近器件表面时,纵向电场平均值较小,击穿电压较低;当P型埋层靠近衬底时,优化漂移区浓度较低,器件比导通电阻较大;当P型埋层位于漂移区中部时最优,其BV2/Rs,on设计优值比浅表埋层和深表埋层分别提高了137%和43%。当耐压在600-700V之间,P型埋层厚度从2?m增加到8?m,器件设计优值降低了21%。论文最后还研究了P型埋层浓度对器件击穿电压和比导通电阻的影响,相对于DR LDMOS,TR LDMOS埋层浓度增加对击穿电压的降低作用更弱。Triple RESURF器件设计应采用位于漂移区中部的薄型埋层。

关键词：埋层击穿电压导通电阻 RESURF LDMOS