检索结果-南通市图书馆

电子与封装 2021年第6期21卷 40-47页

作者：周文强雷淑岚孙维东中科芯集成电路有限公司江苏无锡214072

当双倍速率内存(DDR)控制系统开启错误检查与纠正(ECC)功能时,若访问的数据宽度小于DDR memory的接口总宽度,在仿真时需要进行ECC计算并初始化DDR memory数据,否则不能正常仿真。传统的方法是通过DDR控制器进行前门访问的方式来初始化... 详细信息

当双倍速率内存(DDR)控制系统开启错误检查与纠正(ECC)功能时,若访问的数据宽度小于DDR memory的接口总宽度,在仿真时需要进行ECC计算并初始化DDR memory数据,否则不能正常仿真。传统的方法是通过DDR控制器进行前门访问的方式来初始化数据并计算ECC值,但该方法在仿真时会耗费大量的时间。为了减少仿真初始化数据的时间,同时实现灵活可配置且达到相同的验证目的,提出了一种自动识别配置信息并自动计算ECC值的DDR后门访问验证方法。该方法通过建立配置文件和数据文件,并采用System Verilog语言编写处理文件,实现自动提取信息的功能,并在处理文件中采用System Verilog语言模拟了和DDR控制器相同功能的ECC算法(Verilog语言实现),提取的数据经过模拟的ECC算法自动计算出ECC值,然后将ECC值和数据在仿真开始时通过后门方式提前加载到DDR memory,最后进行CPU读写DDR数据的仿真测试。仿真结果表明,在未初始化ECC数据时,仿真进入死循环。在初始化极小一段地址范围时,提出的方法比前门访问的方法减少约15.2%的时间,同时达到了相同的验证目的,且配置方便、易于验证。当初始化地址范围扩大到kB、MB、GB的数量级时,可减少数小时甚至更多的时间。提出的方法适用于各类型DDR系统(DDR2~DDR5)。

关键词：自动提取 ECC DDR 后门访问 System Verilog

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