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AVS和H.264双模高清视频解码SOC中变字长解码的设计

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AVS和H.264双模高清视频解码SOC中变字长解码的设计

作者：王洪东吉林大学

学位级别：硕士

高清晰度数字电视是当前电视产业发展的趋势和热点,为了实现有效的传输和存储,必须对信号进行压缩处理。AVS是中国具有自主知识产权的视频编码技术标准,H.264/AVC标准是一个全新的视频编码标准、它具有很高的压缩比,和很好的峰值信噪比... 详细信息

高清晰度数字电视是当前电视产业发展的趋势和热点,为了实现有效的传输和存储,必须对信号进行压缩处理。AVS是中国具有自主知识产权的视频编码技术标准,H.264/AVC标准是一个全新的视频编码标准、它具有很高的压缩比,和很好的峰值信噪比,它和AVS标准都适合于高清数字电视。研制能够同时支持AVS和H.264/AVC的双模高清视频解码芯片,在现阶段对中国的数字电视产业是具有非常重大的意义的。本文在介绍了数字电视系统、图像编码技术以及集成电路设计技术的基础上,提出了同时支持AVS和H.264/AVC标准的双模视频解码SOC的系统架构,并且对该架构的关键设计技术及其设计难点进行了详细的分析。重点描述了变字长解码部分的算法优化和硬件设计,并就模块复用和解码速度方面进行了详细分析,最终在几种解码方案的比较中设计出适合整体设计要求的变字长解码模块。最后,给出综合结果。具体内容如下: 第一章简要介绍数字视频压缩技术和数字电视产业的发展现状。第二章简要描述了数字电视系统。第三章介绍了视频压缩的几大系列的压缩标准和SOC的发展现状。第四章提出支持AVS和H.264/AVC两个压缩标准的高清视频解码SOC的整体架构,和各个模块的功能。第五章给出改SOC的变字长解码模块的复用和变字长解码的具体实现。第六章给出了解码SOC中变字长解码模块的仿真与中和结果。在设计方法上采用自顶向下的设计方法,各个模块单独做仿真验证,然后再整合在一起做验证,以保证设计的正确性。整个SOC在XILINX公司的VII6000型FPGA做综合和验证,通过了FPGA验证,在FPGA上能实现标准清晰度视频的实时解码。对变字长解码模块做了0.18μm CMOS工艺ASIC的评估,能实现高清晰度视频的实时解码。

关键词： AVS H.264/AVC 高清数字电视变字长解码复用

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适用于H.264视频解码器的VLD设计

计算机工程 2005年第13期31卷 162-164页

作者：戴春泉李锦涛黄晁中国科学院计算技术研究所北京100080

设计了一种适合于H.264的变字长解码器,根据码流特点进行模块划分,减少硬件开销;采用并行结构解NAL包,解码效率高;采用了桶形移位器,进行并行解码,每个时钟解一个码字。采用Verilog语言进行设计、仿真,并通过了FPGA验证,可以在FPGA上实... 详细信息

设计了一种适合于H.264的变字长解码器,根据码流特点进行模块划分,减少硬件开销;采用并行结构解NAL包,解码效率高;采用了桶形移位器,进行并行解码,每个时钟解一个码字。采用Verilog语言进行设计、仿真,并通过了FPGA验证,可以在FPGA上实时解码标准清晰度的H.264视频。用0.18μmCMOS工艺库作综合,电路规模为1.6万门左右,最高频率能够达到150MHz。

关键词：专用集成电路视频解码变字长解码 H.264

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应用于AVS视频解码器的VLD设计

微机发展 2005年第9期15卷 122-124页

作者：赵阳生黄晁刘明业北京理工大学ASIC研究所北京100081 中国科学院计算技术研究所北京100080

设计了一种可应用于国家标准AVS(Audio Video Coding Standard)的变字长解码器,根据码流特点进行硬件模块划分;采用桶形移位器并行解码,每个时钟解一个码字,采用Verilog语言进行设计、模拟,通过了FPGA验证。用0.18μmCMOS工艺库综合,电... 详细信息

设计了一种可应用于国家标准AVS(Audio Video Coding Standard)的变字长解码器,根据码流特点进行硬件模块划分;采用桶形移位器并行解码,每个时钟解一个码字,采用Verilog语言进行设计、模拟,通过了FPGA验证。用0.18μmCMOS工艺库综合,电路规模为1.6万门左右,最高频率能够达到166MHz,可实时解码720p/1080i高清AVS码流。

关键词：视频解码变字长解码 AVS

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适用于MPEG2视频解码的VLD设计

微电子学 1999年第6期29卷 428-431页

作者：杜晓刚秦东何寅叶波复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一种新的适用于MPEG2 视频解码的变字长解码(VLD)结构,根据MPEG2 变字长码表的特点,通过合理的码字分割解决码字的存储问题,采用桶式移位器,使得每个时钟能处理一个码字。由于比特流中最长的码长为24 比特,故采用32 位的内部总线... 详细信息

提出了一种新的适用于MPEG2 视频解码的变字长解码(VLD)结构,根据MPEG2 变字长码表的特点,通过合理的码字分割解决码字的存储问题,采用桶式移位器,使得每个时钟能处理一个码字。由于比特流中最长的码长为24 比特,故采用32 位的内部总线结构,减小了电路规模。用1.0 μm CMOS单元库进行综合,在50MHz时钟频率下工作时电路规模为6000

关键词：视频解码变字长解码 MPEG2 图像编码