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12位5MS/s低功耗SAR模数转换器设计

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12位5MS/s低功耗SAR模数转换器设计

作者：王宽哈尔滨工业大学

学位级别：硕士

在各种结构的ADC中,SAR ADC由于其逐次逼近逻辑在功耗和面积上都更具优势,且随着CMOS工艺发展优势更加明显。SAR ADC速度和精度的提高通常以牺牲功耗为代价,在相同工作状态下实现低功耗成为SAR ADC研究的一个重要方向。本文设计了一种12... 详细信息

在各种结构的ADC中,SAR ADC由于其逐次逼近逻辑在功耗和面积上都更具优势,且随着CMOS工艺发展优势更加明显。SAR ADC速度和精度的提高通常以牺牲功耗为代价,在相同工作状态下实现低功耗成为SAR ADC研究的一个重要方向。本文设计了一种12位5MS/s低功耗逐次逼近型模数转换器,并进行了多通道拓展。首先相对于传统二进制加权DAC和基于Vcm电容DAC,桥式电容DAC结构虽然线性度较差,但是其耦合电容减小了总电容容值和电压切换所需的能量。其次电容电压切换开关使用传输门结构实现对高、低电平进行切换。采样开关和Vcm开关为了降低噪声、提高精度,采用控制信号和导通电阻与输入无关的栅压自举电路,并且将多个开关共用一个栅压自举电路来减小面积和功耗。多通道功能拓展采用栅压自举原理,九个信号通路共用一个栅压自举电路,并且通过升压电路实现每个信号通道完整的断开和闭合。然后基于开环比较器并结合动态思想设计动态比较器,通过复制第一级积分器实现精度提高,第二级锁存器采用异步电路根据积分器输出锁存比较器比较结果,输出通过整形电路实现高质量输出信号。最后采用D触发器设计控制逻辑,第一层由时钟控制实现移位功能,第二层根据移位结果对比较器比较结果进行收集和传递。所设计的低功耗SAR ADC采用0.11um CMOS工艺实现,电源电压为1.65～5V。所设计的SAR ADC针对不同电源电压、工艺角、输入信号频率和温度进行性能测试,仿真结果显示常规条件下THD为-82.99 dB,SNDR为73.19d B,ENOB为11.86,低电压下功耗为0.488mW,高电压下功耗为5.675mW。

关键词：低功耗模数转换器 SAR ADC 动态比较器桥式电容阵列栅压自举开关

低功耗流水线模数转换器（ADC）关键单元电路设计

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低功耗流水线模数转换器（ADC）关键单元电路设计

作者：王振群哈尔滨理工大学

学位级别：硕士

随着通信技术以及数字信号处理技术的飞速发展,作为模拟信号与数字信号接口的模数转换器(ADC)得到越来越广泛的应用。模数转换器是应用电子设备以及通信设备的核心模块,近年来由于电子市场对便携式电子通信设备的需求,设计低功耗、高精... 详细信息

随着通信技术以及数字信号处理技术的飞速发展,作为模拟信号与数字信号接口的模数转换器(ADC)得到越来越广泛的应用。模数转换器是应用电子设备以及通信设备的核心模块,近年来由于电子市场对便携式电子通信设备的需求,设计低功耗、高精度ADC成为数据转换技术的主要发展趋势。本文介绍并分析了一种采用级间共用运放技术的低功耗10bit、1.5bit/级流水线A/D转换器体系结构,并根据其工作原理,基于华润上华(CSMC) 0.6μm CMOS工艺,对适用于低功耗流水线ADC的关键单元运算跨导放大器(OTA)电路和动态比较器电路进行了晶体管级的设计。其中OTA电路由一个改进的全差分折叠共源共栅结构和一个套筒共源共栅结构组成,利用时钟电路控制,分别工作在流水线电路的奇数级和偶数级,使其满足ADC采样保持和余量增益电路的性能要求。由于引入数字校正电路,允许比较器有较大的失调误差,不需要预放大级,因此采用没有直流功耗的动态比较器作为子ADC的核心电路,可以满足ADC低功耗的设计要求。利用HSpice仿真软件,对OTA电路和比较器电路进行仿真验证。仿真结果表明,OTA电路在采样保持和奇数级电路中开环增益为60dB,偶数级电路开环增益为50dB,总功耗为4.5mW,带宽大于20MHz,满足低功耗ADC要求的性能指标。动态比较器的功耗为3mW,响应时间为35ns,符合电路设计要求。最后,利用Cadence软件对OTA电路和动态比较器电路进行了版图设计,充分考虑了器件之间的匹配性,减少了寄生效应,改善了电路性能,并通过了设计规则检查(DRC)和版图与电路一致性检查(LVS),验证了版图设计的正确性以及与电路图的一致性。本文设计的OTA电路以及动态比较器电路功耗低且工作速度快,适用于采用级间共用运放的低功耗流水线ADC体系结构,与传统的10bit流水线ADC相比,有效的减小了系统的功耗。

关键词：流水线低功耗运算跨导放大器动态比较器

16Gb/s SerDes DFE中高速低功耗比较器的设计

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16Gb/s SerDes DFE中高速低功耗比较器的设计

作者：王宇杰西安电子科技大学

学位级别：硕士

近年来,随着5G技术以及物联网时代的到来,数据规模开始迅速膨胀,人们对高速通信系统的需求越来越高。为了适应高速数据传输的要求,串行器/解串器(SerDes)技术开始迅速发展,高速、高性能的SerDes成为了数据传输领域的研究热点。均衡技术... 详细信息

近年来,随着5G技术以及物联网时代的到来,数据规模开始迅速膨胀,人们对高速通信系统的需求越来越高。为了适应高速数据传输的要求,串行器/解串器(SerDes)技术开始迅速发展,高速、高性能的SerDes成为了数据传输领域的研究热点。均衡技术是实现高速数据传输的关键,判决反馈均衡器(DFE)是一种非线性均衡器,由于其具有鲁棒性强,不会放大噪声等优点被广泛的应用在SerDes的接收端。比较器是判决反馈均衡器的重要组成部分,比较器的速度、功耗、失调等性能对整个判决反馈均衡器的性能都有着至关重要的影响,本课题来源于企业中实际项目,设计一款适用于16Gb/s SerDes系统中判决反馈均衡器的高速低功耗比较器。对超低功耗、低面积和高速模数转换电路的需求不断地推动比较器的发展。在高速、低功耗领域要求比较器能够最大限度地提高速度与能量利用效率。在各种比较器结构中,双尾动态比较器由于具有速度快、功耗低等优点,广泛的应用于各种高速数据传输系统中。本论文基于双尾动态比较器进行改进,提出了一种高速、低功耗、低失调的动态比较器。相比于传统的双尾动态比较器,本论文提出的动态比较器能够有效地降低再生阶段的锁存器响应时间,进而减小比较器整体传输时延,同时利用失调消除技术,显著降低了比较器的输入失调电压。动态比较器包含了锁存器、前置放大器以及失调消除电路。动态锁存器具有速度快、功耗低的优点,同时在输入端引入了较大的回踢噪声。将前置放大器通过NMOS管的栅极与动态锁存器进行连接,可以有效地抑制回踢噪声。根据判决反馈均衡器的应用需求,在前置放大器中加入了参考电压差分对,可以根据参考电压差分对调节比较器的阈值电压,满足不同的阈值电压需求。为了提高动态比较器的速度,对前置放大器的结构进行改进,引入正反馈结构,使前置放大器在比较器的判决阶段输出更大的电压差以加快动态锁存器的再生速度。为了降低比较器的失调电压,设计了失调电压消除电路。通过深入的理论分析,动态比较器的失调电压主要来自于前置放大器,可以通过对前置放大器的差分输入端加入串联电容与传输门控制电路进行失调电压消除。这种失调消除电路结构不存在静态电流,因此不会导致动态比较器的功耗显著增加。本论文采用SMIC 28 nm CMOS工艺对动态比较器进行了前仿真验证、版图设计以及后仿真验证,动态比较器的后仿真结果显示,在电源电压为1 V,时钟信号频率为8 GHz时,比较器的传输时延为37.7 ps,建立时间为11.8 ps,功耗为2 mW,失调电压为1.54mV,输出占空比为54.1%。与现有比较器结构相比,本次设计降低了比较器的传输时延与输入失调电压,与此同时,基本没有增加功耗与电路结构复杂度。

关键词：动态比较器高速低功耗判决反馈均衡器

一种低功耗16bit音频Sigma-Delta调制器的设计

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微电子学与计算机 2013年第9期30卷 115-118页

作者：景新幸包远鑫胡胜桂林电子科技大学信息与通信学院广西桂林541004

设计了一款工作在1.8V电源电压下、功耗仅为1.8mW、精度为16bit,优化系数(FOM)达170的音频sigma-delta调制器.其过采样率为128,采用3阶噪声整形.为了降低功耗,采用前馈结构以及单比特量化.通过采用PMOS管实现局部反馈,有效提升了调制器... 详细信息

设计了一款工作在1.8V电源电压下、功耗仅为1.8mW、精度为16bit,优化系数(FOM)达170的音频sigma-delta调制器.其过采样率为128,采用3阶噪声整形.为了降低功耗,采用前馈结构以及单比特量化.通过采用PMOS管实现局部反馈,有效提升了调制器性能.调制器采用SMIC 0.18μm工艺实现,通过对系统结构和运算放大器、比较器等电路子模块的分析,完成整体电路和版图设计.在SS工艺角下,仿真表明本文设计的调制器性能良好,在20kHz的带宽内可达到100.8dB的信噪比(SNR),折合有效位16bits精度要求.

关键词： Sigma-Delta调制器开关电容积分器运算放大器动态比较器

一种12位80MS/s CMOS流水线ADC设计

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半导体技术 2009年第12期34卷 1235-1239页

作者：师峰李冬梅清华大学微电子与纳电子学系北京100084 清华大学电子工程系北京100084

介绍了一种12 bit 80 MS/s流水线ADC的设计,用于基带信号处理,其中第一级采用了2.5 bit级电路,采样保持级采用了自举开关提高线性,后级电路采用了缩减技术,节省了芯片面积。采用了折叠增益自举运放,优化了运放的建立速度,节省了功耗。... 详细信息

介绍了一种12 bit 80 MS/s流水线ADC的设计,用于基带信号处理,其中第一级采用了2.5 bit级电路,采样保持级采用了自举开关提高线性,后级电路采用了缩减技术,节省了芯片面积。采用了折叠增益自举运放,优化了运放的建立速度,节省了功耗。芯片采用HJTC0.18μm标准CMOS工艺,1.8 V电压供电,版图面积2.3 mm×1.4 mm。版图后仿真表明,ADC在8 MHz正弦信号1 V峰值输入下,可以达到11.10 bit有效精度,SFDR达到80.16 dB,整个芯片的功耗为155 mW。

关键词：流水线模数转换器动态比较器自举开关缩减技术

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12位高速流水线ADC关键电路设计

12位高速流水线ADC关键电路设计

作者：韩东阳黑龙江大学

学位级别：硕士

随着数字技术的迅猛成长,高速、高精度模数转换器（ADC）在各个领域中的应用更为广泛。流水线模数转换器（Pipeline ADC）作为高速、高精度ADC架构之一,在速度、精度与功耗三个方面具有相对好的折衷关系,在现代无线通信领域中获得了更... 详细信息

随着数字技术的迅猛成长,高速、高精度模数转换器（ADC）在各个领域中的应用更为广泛。流水线模数转换器（Pipeline ADC）作为高速、高精度ADC架构之一,在速度、精度与功耗三个方面具有相对好的折衷关系,在现代无线通信领域中获得了更为广泛的应用。因此,研究高速、高精度的Pipeline ADC设计对于通信领域发展具有重要意义。Pipeline ADC的核心关键模块为前端的采样保持电路（S/H电路）,增益数模单元（MDAC电路）与子ADC电路。这些电路性能直接影响Pipeline ADC的整体性能,因此本文着重研究上述核心电路的关键设计技术并进行仿真验证。基于SMIC 0.18μm 1.8V CMOS工艺设计了适用于12bit 250MS/s流水线ADC的S/H电路、作为ADC电路第一流水级3.5位MDAC电路和子ADC电路。仿真结果表明,在输入频率12.7MHz正弦信号条件下对电路进行仿真,前端S/H电路的有效位数（ENOB）为12.5位,信号噪声失真（SNAD）为77.3d B,无杂散动态范围（SFDR）为78d B。其次,对动态比较器进行设计并仿真,其失调电压为1.95m V。并仿真自举开关频谱SFDR为109.9d B。此外,本文也设计了为MDAC放大阶段提供残差电压的两阶基准电压源电路,温度系数为3.991ppm/°C（温度范围-40°C到100°C）。最后,对S/H电路和首级流水级级联电路进行整体仿真,即对首级流水级输出信号进行加权,得出的波形做快速傅立叶变换（FFT）分析,ENOB为11.48位,SNAD为70.89d B,SFDR为71.9d B,整体满足设计要求。

关键词：流水线型模数转换器采样保持电路增益数模单元动态比较器基准电压源

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红外读出电路用12位ADC的设计与实现

红外读出电路用12位ADC的设计与实现

作者：郑炜天津大学

学位级别：硕士

图像处理、通信和音视频处理等技术的广泛应用,推动了模数转换器(ADC)向低功耗、高速和高分辨率的方向发展。与其他结构相比,流水线结构的ADC能够在中高分辨率时很好地折中功耗和速度。针对红外探测器读出电路的应用背景,本文立足于低功... 详细信息

图像处理、通信和音视频处理等技术的广泛应用,推动了模数转换器(ADC)向低功耗、高速和高分辨率的方向发展。与其他结构相比,流水线结构的ADC能够在中高分辨率时很好地折中功耗和速度。针对红外探测器读出电路的应用背景,本文立足于低功耗,设计和优化了一款应用于红外读出电路的12位25MSps流水线ADC。本文基于流水线ADC工作原理和误差机制,精确选取每一级的电路参数,在满足精度和速度的前提下尽量减小过度设计(Over Design),降低不必要的功耗。设计了特殊结构的前端采样保持电路,使得该ADC实现单端输入。本文从流水线ADC的工作原理着手,在分析了流水线各级分辨率选取对功耗和噪声性能的影响之后,采用了(2.5+1.5×8+2)的系统结构。分析了流水线各级的非理想因素对系统性能的影响,并给出了理论计算公式。由于级间增益的存在,后面各级电路的非理想因素对系统的影响被大幅度削弱,因此受噪声性能约束的采样电容值便可以逐级递减,据此设计了满足各级精度要求的采样电容,仿真结果表明采样电容逐级递减可以有效降低功耗。在完成ADC的系统设计之后,本文着重讨论了ADC关键模块参数的选取:根据系统设计对流水线各级的精度要求,确定了各级运算跨导放大器的直流增益、带宽和摆率;由于数字校正技术的使用,大大降低了对比较器精度的要求,因此本文使用了失调较大但功耗很低的动态比较器。并在完成电路仿真之后计算了整个ADC的功耗:3.3V单电源供电时的功耗约为124mW,在电路设计上达到了系统对功耗的要求。本设计的流水线ADC采用Chartered 0.35um N-well P-sub 2P4M标准CMOS工艺实现,芯片关键模块的版图已绘制完成。

关键词：高速流水线ADC 低功耗运算跨导放大器动态比较器数字校正

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10位40MHz流水线模数转换器的设计

10位40MHz流水线模数转换器的设计

作者：严奇西安电子科技大学

学位级别：硕士

流水线结构模数转换器是一种研究和应用非常广泛的模数转换器结构，它的优越性是在保证高速工作的同时，可实现8位以上高分辨率，并且大大减少了比较器个数，从而减少了面积，降低了功耗。流水线A／D转换器的内部电路包括采样保持电路... 详细信息

流水线结构模数转换器是一种研究和应用非常广泛的模数转换器结构，它的优越性是在保证高速工作的同时，可实现8位以上高分辨率，并且大大减少了比较器个数，从而减少了面积，降低了功耗。流水线A／D转换器的内部电路包括采样保持电路、余量增益电路(MDAC)、动态比较器、运算放大器、基准源等模拟电路模块，以及寄存器组、选择器、时钟产生电路等数字电路模块，属于数模混合电路。由于本设计对数字电路部分的性能要求较宽松，而且电路结构相对简单，所以采用和模拟电路一致的设计方法。本文在电路设计方面主要介绍了单元电路的设计方法。对于采样保持电路采用了电容底极板采样技术，不仅有效地避免了电荷注入效应引起的采样信号失真，而且消除了时钟馈通效应的不良影响;在每级子模块中采用了没有直流功耗的差分对动态比较器，即提高了速度又降低了功耗;运算放大器采用了可以提高运放增益同时不影响运放单位增益带宽的带增益提高的折叠级联式结构。本文中的电路均是基于3.3V单电源供电的CMOS工艺，并利用HSPICE软件、采用0.18um工艺条件的SMIC1P5参数模型进行了仿真。电路仿真结果显示，在典型模型参数和典型仿真条件(TT)下，各相指标都能达到设计要求;但是在最坏模型参数和最坏仿真条件(SS)下，电路的噪声会显著增加从而使A／D转换器的性能指标达不到设计规格，因此接下来的工作需要在SS条件下对电路的噪声做进一步的分析和改进。目前，芯片已流片完成并准备测试。

关键词：流水线模数转换采样保持电路动态比较器

10bit 100MSPS Pipeline ADC关键电路模块的研究与设计

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10bit 100MSPS Pipeline ADC关键电路模块的研究与设计

作者：王海涛杭州电子科技大学

学位级别：硕士

人类生活的真实世界都是一些模拟的物理量，而现代科技的发展，数字处理技术越来越成熟。由于数字处理有许多优点，所以一般人们都希望用数字技术来处理真实的物理量,而这就需要先把真实世界中的模拟量转换为数字量。模数转换器（Analog... 详细信息

人类生活的真实世界都是一些模拟的物理量，而现代科技的发展，数字处理技术越来越成熟。由于数字处理有许多优点，所以一般人们都希望用数字技术来处理真实的物理量,而这就需要先把真实世界中的模拟量转换为数字量。模数转换器（Analog-to-digital converter,ADC）就是连接真实世界和离散的数字运算领域的关键元件之一。相比较其它种类的模数转换器，流水线式模数转换器（Pipeline ADC）不仅可以保证高速的工作，也可以实现8位以上的分辨率，因而成为高速、高精度模数转换器的主流。本文针对10bit 100MSPSPipeline ADC的设计技术进行研究，分析了Pipeline ADC中的误差来源和非理想的因素，提出了1.5位/级的系统结构。在此基础上以CSMC公司的0.18μm 1P6M CMOS混合信号工艺对10bit 100MSPS PipelineADC中的采样保持电路、流水线转换电路及时钟产生电路等关键电路模块进行设计。具体如下：（1）设计完成电容翻转式的采样保持电路（sample-and-hold）从而获取高速的前端采样，应用下极板采样技术减小电荷注入和时钟馈通效应;设计了栅压自举开关提高了采样的线性度，利用增益自举技术设计完成用于采样保持电路和第一级余量增益电路（Multiplying Digital-Analog Converter，MDAC）的全差分高速高增益跨导运算放大器（OTA）。（2）设计完成10bit 100MSPS Pipeline ADC中第一级流水线转换电路，包括1.5位/级的子ADC电路和余量增益电路（Multiplying Digital-Analog Converter，MDAC）。采用了动态比较器来降低每个流水级的功耗;利用栅压自举采样开关和底极板采样技术减少时钟馈通和电荷注入效应。（3）设计完成10bit 100MSPS Pipeline ADC中时钟产生电路、基准电压、偏置电流源等辅助模块。利用延迟锁相环路产生两相不交叠的主时钟和其辅助时钟。利用高阶温度补偿技术降低带隙基准的温漂系数，完成为ADC系统提供比较电压和偏置电流的高精度低温漂的带隙基准源（Bandgap）。本文对所设计的电路模块进行了版图的设计和后仿真，后仿真结果表明，采样保持电路的信噪失真比（SNDR）为78.8dB，有效位数（ENOB）为12.8位，无杂散动态范围（SFDR）为79.6dB;子ADC电路完成了本级的数模转换功能;余量增益电路完成采样保持、减法和2倍增益放大的功能。所设计的电路模块均满足10bit 100MSPS Pipeline ADC系统的要求。

关键词：流水线模数转换器 CMOS 采样保持电路动态比较器余量增益电路