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新型浮栅MOS单管动态比较器设计

固体电子学研究与进展 2009年第3期29卷 434-438页

作者：余宁梅曹新亮李华东西安理工大学自动化学院西安710048 延安大学物理与电子信息学院陕西延安716000

提出一种新型浮栅MOS单管动态比较器的电路结构。以浮栅MOS单管为核心,根据浮栅电荷的保持特性,在时钟控制下,两个电压分时地输入浮栅MOS管从而引起浮栅电位变化,相对变化后的浮栅电位决定着比较管的再通断,使预充电的输出电容与源极电... 详细信息

提出一种新型浮栅MOS单管动态比较器的电路结构。以浮栅MOS单管为核心,根据浮栅电荷的保持特性,在时钟控制下,两个电压分时地输入浮栅MOS管从而引起浮栅电位变化,相对变化后的浮栅电位决定着比较管的再通断,使预充电的输出电容与源极电容重新分配电荷,通过输出电容上电压是否发生变化来反映比较结果。单管比较避免差分对管由于工艺偏差所引起的输入失调问题,而且以浮栅偏置抵消MOS管的阈值。采用charted0.35μmCMOS工艺设计电路,面积约为0.003mm2,经前、后仿真和流片测试,结果表明,电路功能正确。并且在3.3V电源电压下、比较时间为0.4μs时,平均功耗为2.8mW。

关键词：浮栅金属氧化物半导体电荷再分配动态比较器

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一种基于数字DAC校准的低失调动态比较器

计算机工程与科学 2016年第4期38卷 656-660页

作者：安康李晋文刘尧常利平梁斌国防科学技术大学计算机学院湖南长沙410073

提出一种基于二进制加权电容DAC阵列的比较器校准技术,并基于该技术65nm CMOS工艺下设计实现了一款低功耗高精度动态比较器。基于版图数据的模拟仿真结果表明,在1.2V的工作电压下,该校准技术可以将失调电压降低至0.25mV以下,功耗为0.33... 详细信息

提出一种基于二进制加权电容DAC阵列的比较器校准技术,并基于该技术65nm CMOS工艺下设计实现了一款低功耗高精度动态比较器。基于版图数据的模拟仿真结果表明,在1.2V的工作电压下,该校准技术可以将失调电压降低至0.25mV以下,功耗为0.33μW,功耗开销增大57%。

关键词：失调电压失配动态比较器校准

一种用于SAR-ADC的低失调低功耗动态比较器

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电子器件 2023年第5期46卷 1180-1185页

作者：朱桂林刘博李恺张伟哲向菲河南科技大学电气工程学院河南洛阳471023

提出一种应用于SAR-ADC的低失调低功耗动态比较器。对传统双尾动态比较器的预放大器和动态锁存器两个模块进行改进,在预放大器中加入交叉耦合对管以提高增益,提升比较器精度,同时防止关键信号节点完全放电至地,实现电荷再利用以降低功耗... 详细信息

提出一种应用于SAR-ADC的低失调低功耗动态比较器。对传统双尾动态比较器的预放大器和动态锁存器两个模块进行改进,在预放大器中加入交叉耦合对管以提高增益,提升比较器精度,同时防止关键信号节点完全放电至地,实现电荷再利用以降低功耗;在动态锁存器中将PMOS单尾电流管替换为一对NMOS晶体管,双支路上各减少消耗一个阈值电压;此外,双支路之间跨接PMOS晶体管,加快尾电流对管的源极电位复位,同时减小失调,提高了比较器精度。采用SMIC 0.18μm/1.8 V CMOS工艺完成所提出动态比较器的设计和仿真验证,结果表明:在时钟频率为249 MHz,输入正弦信号ΔV_(IN)=10mV的条件下,最大失调电压为0.14 mV,功耗为19.17μW,延迟为418 ps。以上指标证明所提出的动态比较器电路在失调、功耗和速度特性上具有明显优势。

关键词：动态比较器电荷再利用低失调低功耗

基于平衡态的动态比较器失调电压分析和设计优化

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电路与系统学报 2012年第1期17卷 11-16页

作者：巫朝发姚素英赵士彬高静徐江涛天津大学电子信息工程学院天津300072

本文提出了一种基于平衡态的动态比较器失调电压分析设计技术。以两支路电压电流相等的平衡态为分析基础,通过在复位电压跳变时刻引入补偿电压的方法,逐一分析了动态比较器各晶体管参数对总体失调电压的影响,建立了失调电压的数学模型;... 详细信息

本文提出了一种基于平衡态的动态比较器失调电压分析设计技术。以两支路电压电流相等的平衡态为分析基础,通过在复位电压跳变时刻引入补偿电压的方法,逐一分析了动态比较器各晶体管参数对总体失调电压的影响,建立了失调电压的数学模型;采用Chartered 0.18um1P6M工艺对Lewis-Gray型动态比较器进行了电路和版图设计,并利用可快速提取失调电压的定步长仿真方法对其失调电压进行了仿真,结果表明所提出的分析方法可以相对准确的估算失调电压。以该分析方法为基础,本文还提出一种基于总体失调电压影响权重的晶体管分组优化方法,在保证总体面积不变的条件下,可将失调电压有效降低50%以上。经流片测试结果表明,本文所提出的分析和优化方法可应用于高速高精度系统中比较器的设计。

关键词：动态比较器失调电压分析优化

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一种低功耗的双尾电流动态比较器

微电子学 2019年第1期49卷 29-33页

作者：周万兴刘昱王云峰中国科学院微电子研究所健康电子研发中心北京100029 中国科学院微电子研究所新一代通信射频芯片技术北京市重点实验室北京100029 中国科学院大学未来技术学院北京100029

提出了一种新型技术来降低动态比较器的功耗。预放大器的输出直接与锁存节点连接。在没有明显增大锁存节点负载电容的基础上,在隐藏的静态电流通路上设计2个开关晶体管来避免静态功耗,实现了低功耗。基于TSMC 0.18μm CMOS工艺,对提出... 详细信息

提出了一种新型技术来降低动态比较器的功耗。预放大器的输出直接与锁存节点连接。在没有明显增大锁存节点负载电容的基础上,在隐藏的静态电流通路上设计2个开关晶体管来避免静态功耗,实现了低功耗。基于TSMC 0.18μm CMOS工艺,对提出的比较器进行仿真,并与其他三种比较器进行对比。仿真结果表明,在1.8V供电电压、频率为100 MHz、共模电压为0.9V的条件下,该比较器的功耗为26.13μW,相比传统双尾动态比较器,功耗降低了49%。延时为219ps,失调电压为6.3mV。该比较器适用于低功耗设计领域。

关键词：双尾电流动态比较器低功耗低失调

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一种高速低功耗动态比较器设计

微电子学 2014年第5期44卷 601-605页

作者：彭宣霖李航标陈剑洛王新宇付松林罗萍电子科技大学电子薄膜与集成器件国家重点实验室成都610054

提出了一种应用于最小能量追踪系统的改进型高速低功耗动态比较器。通过在锁存比较器中引入额外的正反馈,使得动态比较器具有响应速度更快、功耗更小的优点,同时电路规模与版图面积基本保持不变。基于65nm CMOS工艺的HSPICE仿真显示,所... 详细信息

提出了一种应用于最小能量追踪系统的改进型高速低功耗动态比较器。通过在锁存比较器中引入额外的正反馈,使得动态比较器具有响应速度更快、功耗更小的优点,同时电路规模与版图面积基本保持不变。基于65nm CMOS工艺的HSPICE仿真显示,所提出的动态比较器在输入电压差为1mV时,传输延迟仅为1.82ns,较未改进之前的3.57ns,传输延迟大幅度减小。

关键词：动态比较器高速响应速度传输延迟

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新型高速低功耗动态比较器

半导体技术 2008年第12期33卷 1119-1122,1147页

作者：林武平郭良权于宗光黄召军江南大学江苏无锡214122 中国电子科技集团公司第58研究所江苏无锡214035

基于预放大锁存理论,提出了一种新型高速低功耗动态比较器。该比较器采用预放大级、动态锁存器及输出缓冲级构成的三级结构,与传统比较器不同,该比较器采用了一种新型动态结构作为输出缓冲级以实现高速低功耗。在CSMC 0.5μm/5 V Si CMO... 详细信息

基于预放大锁存理论,提出了一种新型高速低功耗动态比较器。该比较器采用预放大级、动态锁存器及输出缓冲级构成的三级结构,与传统比较器不同,该比较器采用了一种新型动态结构作为输出缓冲级以实现高速低功耗。在CSMC 0.5μm/5 V Si CMOS工艺模型下,采用Hspice对电路进行模拟。结果表明在100 MHz的时钟下,精度可达0.2 mV,功耗仅为1.12 mW。

关键词：动态比较器正反馈差分放大器高速低功耗