检索结果-南通市图书馆

计算机研究与发展 2015年第6期52卷 1254-1265页

作者：李文明叶笑春王达郑方李宏亮林晗范东睿孙凝晖计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190 中国科学院大学计算机与控制学院北京100049 数学工程与先进计算国家重点实验室江苏无锡214125 中国科学技术大学计算机科学与技术学院合肥230022

网络服务等新型高通量应用的迅速兴起给传统处理器设计带来了巨大的挑战.高通量众核处理器作为面向此类应用的新型处理器结构成为研究热点.然而,随着片上处理核数量的剧增,加之高通量应用的数据密集型特点,"存储墙"问题进一步加剧.通过... 详细信息

网络服务等新型高通量应用的迅速兴起给传统处理器设计带来了巨大的挑战.高通量众核处理器作为面向此类应用的新型处理器结构成为研究热点.然而,随着片上处理核数量的剧增,加之高通量应用的数据密集型特点,"存储墙"问题进一步加剧.通过分析高通量应用访存行为,发现此类应用存在着大量的细粒度访存,降低了访存带宽的有效利用率.基于此分析,在高通量处理器设计中通过添加访存请求收集表(memory access collection table,MACT)硬件机制,结合消息式内存机制,用于收集离散的访存请求并进行批量处理.MACT硬件机制的实现,提高了访存带宽的有效利用率,同时也提高了执行效率;并通过时间窗口机制,确保访存请求在最晚期限之前发送出去,保证任务的实时性.实验以典型高通量应用WordCount,TeraSort,Search为基准测试程序.添加MACT硬件机制后,访存数量减少约49%,访存带宽提高约24%,平均执行速度提高约89%.

关键词：高通量处理器访存请求收集表时间窗口机制高速缓冲存储器便签式存储器

在线全文

学校读者我要写书评

暂无评论

面向E级超算系统的众核片上存储层次研究

计算机工程 2023年第12期49卷 10-24页

作者：方燕飞刘齐董恩铭李雁冰过锋王谛何王全漆锋滨国家并行计算机工程技术研究中心北京100190

当前众核已成为构建高性能计算(HPC)超级计算机的主流微处理器架构,为HPC领域E级超算提供强大的算力。随着众核处理器片上集成的运算核心数量不断增加,众多核心对存储资源竞争愈加激烈,“访存墙”问题越来越突出。众核片上存储层次是缓... 详细信息

当前众核已成为构建高性能计算(HPC)超级计算机的主流微处理器架构,为HPC领域E级超算提供强大的算力。随着众核处理器片上集成的运算核心数量不断增加,众多核心对存储资源竞争愈加激烈,“访存墙”问题越来越突出。众核片上存储层次是缓解“访存墙”问题并帮助HPC应用更好地发挥众核处理器的计算优势以提升实际应用性能的重要结构。众核片上存储层次的设计对众核片上系统性能、功耗和面积具有重要影响,是众核结构设计中的重要环节,也是业界的研究热点。由于众核芯片发展历史和片上微体系结构设计技术的不同,以及所面向的应用领域需求不同等原因,目前的HPC主流众核片上存储层次结构并不单一,但从横向比较和各处理器自身纵向发展趋势,以及从HPC与数据科学、机器学习不断融合发展带来的应用需求变化来看,SPM+Cache的混合结构最可能成为今后HPC E级超算系统众核处理器片上存储层次设计的主流选择。在面向E级计算的软件和算法层面,开展针对众核存储层次特点的设计与优化,可以帮助HPC应用更好地发挥众核处理器的计算优势,从而有效提升实际应用性能,因此面向众核片上存储层次特点的软件及算法设计与优化技术也是业界的研究热点之一。首先按照不同的组织方式将片上存储层次分为多级Cache结构、SPM结构和SPM+Cache混合结构,并总结分析3种结构的优缺点。然后分析国际主流GPU、同构众核、国产众核等面向主流E级超算系统的众核处理器片上存储层次设计现状与发展趋势。最后从众核LLC管理与缓存一致性协议、SPM空间管理与数据移动优化、SPM+Cache混合结构的全局视角优化等角度综述国际上的存储层次设计与优化相关软硬件技术的研究现状。在此基础上,从软硬件及算法设计等不同角度展望了片上存储层次的未来研究方向。

关键词： E级超算众核处理器存储层次高性能计算便签式存储器末级缓存

在线全文

学校读者我要写书评

暂无评论

基于SPM的多核SoC访存结构设计与优化

计算机工程 2009年第18期35卷 234-236页

作者：刘磊严明李思昆国防科技大学计算机学院长沙410073

针对"一个RISC主处理器核+几个专用协处理器核"结构的计算密集型SoC,设计一种以执行命令方式完成大块数据传输的高效访存结构。通过增加组传输和流水传输模式,对该结构进行优化。实验结果表明,该访存结构设计及优化方案的数据传输效率... 详细信息

针对"一个RISC主处理器核+几个专用协处理器核"结构的计算密集型SoC,设计一种以执行命令方式完成大块数据传输的高效访存结构。通过增加组传输和流水传输模式,对该结构进行优化。实验结果表明,该访存结构设计及优化方案的数据传输效率高、实现开销小,并且对同类SoC系统,该设计具有良好的适用性。

关键词：便签式存储器多核SoC 访存

在线全文

学校读者我要写书评

暂无评论

混合存储系统中缓存优化技术的研究与实现

混合存储系统中缓存优化技术的研究与实现

作者：李一心电子科技大学

学位级别：硕士

近年来,新型非易失性存储器NVM被广泛应用到高速缓冲存储器、主存储器和外存储器中,以缓解CPU与存储器之间的性能差异。其中,将NVM集成到便签式存储器SPM的研究越来越多。NVM具备内存级存储器的读写速度及外存级存储器的大密度与持久性... 详细信息

近年来,新型非易失性存储器NVM被广泛应用到高速缓冲存储器、主存储器和外存储器中,以缓解CPU与存储器之间的性能差异。其中,将NVM集成到便签式存储器SPM的研究越来越多。NVM具备内存级存储器的读写速度及外存级存储器的大密度与持久性,但也存在NVM写入次数有限的缺陷。本文旨在研究基于NVM的SPM存储架构的数据变量分配方法,在充分发挥NVM优势的同时,提升系统性能。首先,本文提出一种基于纯NVM的SPM利用率感知的数据变量分配方法DVA(Data Variable Allocation)。该方法以遗传算法为基础,通过多次迭代遗传操作,获得的最优解,既能决定是否将数据变量分配到SPM,又能均匀分布SPM上的数据变量。实验表明,DVA可以获得与最优解非常接近的分配方案;与其他方法相比,DVA可以将寿命延长9.17%。然后,本文提出一种基于SRAM-NVM混合SPM写频率感知的数据分配方法DVAWF(Data Variable Allocation based on Writing Frequency)。该方法通过写操作频率和写阈值的比较结果,判断数据变量的类型,从而确定数据变量在混合SPM上的存储位置。实验表明,与基于纯NVM的SPM架构相比,混合SPM架构可以减少17.9%对NVM的写操作数量;与其他方法相比,DVAWF可以减少50.13%对NVM的写操作数量。最后,本文提出两种基于混合SPM分支和能耗感知的数据变量分配方法,分别是BSA+EDA(Branch-Based Static Analysis+Energy-Based Data Allocation)和NNBP+EDA(Neural Network Branch Prediction+Energy-Based Data Allocation)。BSA+EDA包含基于分支的静态分析策略和基于能耗的数据分配策略,通过减少读写操作次数,来降低能量消耗。NNBP+EDA引入神经网络作为动态分支预测策略,通过提高分支预测准确率,达到更好地降低能耗效果。实验表明,与其他方法相比,BSA+EDA最大降低39.4%的能耗,平均降低25.1%的能耗,且适合于简单结构程序的变量分配;与BSA+EDA相比,NNBP+EDA更适合于复杂结构程序的变量分配,程序结构越复杂NNBP+EDA的能耗优化和写次数优化效果越明显。

关键词：非易失性存储器便签式存储器数据变量分配能耗优化写次数

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

片上多处理器芯片上的SPX性能优化研究

片上多处理器芯片上的SPX性能优化研究

作者：罗飞上海交通大学

学位级别：硕士

嵌入式系统三十多年来得到了广泛的应用,芯片集成度越来越高,片上多处理器芯片(MPSoC)技术取得较快的发展,一方面,嵌入式处理器能够提供日益强大的处理能力,另一方面存储技术发展缓慢,存储子系统已经成为影响系统性能的瓶颈。通过采用... 详细信息

嵌入式系统三十多年来得到了广泛的应用,芯片集成度越来越高,片上多处理器芯片(MPSoC)技术取得较快的发展,一方面,嵌入式处理器能够提供日益强大的处理能力,另一方面存储技术发展缓慢,存储子系统已经成为影响系统性能的瓶颈。通过采用适当的任务调度算法提高程序的并行度以及利用高速的片上存储器提升系统的性能都是目前研究的重点之一。片上存储器用作便签式存储器SPM(Scratch Pad Memory)相比缓存(Cache)具有低能耗、更好的实时性保证和占用更少的片上面积等优点[1,2],现在很多MPSoc上已经集成了SPM。目前对SPM的研究主要分为静态和动态两种管理策略;静态的管理策略选取需要存入SPM中的数据或程序子集后,在程序的执行阶段,SPM中的内容不再发生变化;而动态的策略在程序的运行过程中不断调整SPM中的内容来充分的提高系统的性能和降低能耗;然而目前这些研究几乎都只针对单处理器架构,多处理器上的SPM研究相对较少,其任务并行的特点使得SPM的管理变得异常困难。面向MPSoC架构,本文提出了一种动静态结合的SPM管理策略。首先采用集成的任务调度、SPM划分和数据分配策略进行SPM在各个处理器间的弹性地划分和全局变量的分配,因为局部变量只会由相应的处理器独自访问,所以采用局部动态的思想,在各个处理器上依据贪心算法考虑将合适的局部变量分配到空余的SPM中,或者直接替换全局变量,这样,通过充分的提高SPM的利用率来减少访问外存的次数,提升系统的性能。采用基准测试用例Mibench,实验数据表明,该动静态结合的分配策略能够有效的减少程序的运行时间。本研究针对MPSoC架构,通过基于SPM的优化,提升了嵌入式系统的性能,将推动SPM在嵌入式系统中的进一步发展和研究。

关键词：嵌入式系统多处理器系统芯片便签式存储器性能优化

嵌入式视频解码器运动补偿过程的数据布局优化

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

嵌入式视频解码器运动补偿过程的数据布局优化

作者：王恒伟华中科技大学

学位级别：硕士

提高嵌入式系统的性能并同时降低系统能耗已经成为各个应用领域中的研究热点问题,对于数据密集型的多媒体应用显得尤为重要,因此专门针对多媒体应用的数字信号处理器（DSP）被越来越多应用于嵌入式系统中。为了缩小嵌入式系统的计算速... 详细信息

提高嵌入式系统的性能并同时降低系统能耗已经成为各个应用领域中的研究热点问题,对于数据密集型的多媒体应用显得尤为重要,因此专门针对多媒体应用的数字信号处理器（DSP）被越来越多应用于嵌入式系统中。为了缩小嵌入式系统的计算速度与数据存取速度的差异,采用片上的便签式存储器（ScratchPad Memory,SPM）,并对SPM中的数据进行布局优化,可以达到提高嵌入式系统性能,同时降低能耗的目的。在保证视频质量和实时性的前提下,结合流计算的思想,提出了一个针对运动补偿过程的数据布局优化方案。在SPM中设置一个乒乓缓冲的存储结构,将运动补偿所需的数据通过预取的方式存放到这个缓冲区内。采用边计算边存取的流计算思想,在对宏块进行运动补偿的同时,用后续运动补偿所需的数据去替换掉乒乓缓冲中不再需要的数据,提高片上数据的复用率,减少访存次数。同时,通过数据索引算法来存取进行运动补偿所需的数据。整个方案通过提高数据处理与数据存取的并行性来提高性能,并同时降低能耗。基于TI公司的TMS320DM642平台,以MPEG-4视频解码器为研究对象,在进行了运动补偿数据布局优化后,分别对CIF格式的不同标准序列进行测试。实验结果表明,优化后MPEG-4视频解码器的解码性能平均提高了6.7%,整个解码过程中DM642的片上二级缓存的能耗平均降低了18.5%。另外,二级cache的实际缺失率下降了1.94%,相对优化前缺失率下降了31.8%。由此可见,对运动补偿过程进行数据优化确实可以提高性能并降低能耗。本研究得到国家自然科学基金项目:嵌入式多媒体流计算的自适应机制与跨层优化（编号:60873029）和华中科技大学自主创新研究基金（编号:2010MS014）的支持。

关键词：嵌入式系统流计算 MPEG-4视频解码器便签式存储器数据布局

支持目录协议的多核DSP一级数据Cache的设计与实现

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

支持目录协议的多核DSP一级数据Cache的设计与实现

作者：康子扬国防科学技术大学

学位级别：硕士

DSP是对数字信号进行高速实时处理的专用处理器,具有可编程性好、功耗低等特点,已经成为各类嵌入式应用领域的核心计算引擎。随着集成电路工艺的不断进步和应用需求的不断增长,为了在有限的功耗预算下提供更高的性能,多核DSP已成为发展... 详细信息

DSP是对数字信号进行高速实时处理的专用处理器,具有可编程性好、功耗低等特点,已经成为各类嵌入式应用领域的核心计算引擎。随着集成电路工艺的不断进步和应用需求的不断增长,为了在有限的功耗预算下提供更高的性能,多核DSP已成为发展的主流。由于多核DSP通常具有片上便签式存储器和多层次Cache并存的混合存储结构,其多核共享存储数据一致性维护呈现出新的需求,设计一个高效支持其存储一致性协议的一级数据Cache(L1D Cache)对提高存储系统性能,增强其可编程性、可扩展性具有重要意义。本论文基于某自主研制的多核数字信号处理芯片Y-DSP的体系结构及其扩展目录协议设计需求,提出了支持混合存储架构目录协议的一级数据Cache总体方案,并基于40nm工艺完成了详细设计与验证,进行了性能分析与逻辑综合。本论文的主要研究内容包括以下几个方面:第一、基于Y-DSP的总体架构及其混合存储结构,分析了其原有的基于软件管理的存储一致性策略,并基于支持DMA操作的扩展目录协议,提出了其L1D Cache的功能设计需求和总体设计方案。第二、完成了基于MSI协议的L1D Cache详细设计,包括Cache标记、数据存储体组织以及Cache控制器等功能模块,不仅实现了访存指令的流水线功能操作,还实现了对多核访存以及DMA读写操作时产生的一致性事务的处理,维护了Cache一致性。第三、基于SystemVerilog搭建了双核存储系统验证平台,通过定向和随机激励进行L1D Cache功能验证,验证结果表明L1D Cache设计满足功能要求。第四、针对L1D Cache的功能点,进行了详细的性能分析,并基于40nm工艺通过逻辑综合。最后与基于软件管理的一致性维护方案相比,本设计节省了6.12%的面积开销。并且对于离散的访存操作,本方案节省了软件编程维护的大量Flush操作带来的时间开销,有效的维护了多核的数据一致性。

关键词：多核DSP L1D Cache 便签式存储器 Cache一致性目录协议 MSI协议可扩展

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

嵌入式视频解码器运动补偿的数据布局优化

计算机技术与发展 2013年第4期23卷 24-28页

作者：郭红星王恒伟田婷张爱华余胜生华中科技大学计算机科学与技术学院湖北武汉430074

针对数字信号处理器的片上存取结构特点,提出了一个优化视频解码运动补偿过程数据布局的方案。在片上便签式存储器(SPM)中设置一个乒乓缓冲存储区用于保存运动补偿所需的数据。在对当前宏块进行运动补偿的同时,预取后续运动补偿所需的... 详细信息

针对数字信号处理器的片上存取结构特点,提出了一个优化视频解码运动补偿过程数据布局的方案。在片上便签式存储器(SPM)中设置一个乒乓缓冲存储区用于保存运动补偿所需的数据。在对当前宏块进行运动补偿的同时,预取后续运动补偿所需的数据替换其中不再使用的数据;同时,通过数据索引算法获得运动补偿所需的数据的地址,从而实现数据处理与数据存取的并行流水优化。基于TMS320DM642处理器的实验结果表明,优化后MPEG-4视频解码器的解码速度平均提高了6.7%,整个解码过程中DM642的片上二级缓存的能耗平均降低了18.5%。由此可见,对运动补偿过程进行数据布局优化确实可以提高解码性能并降低能耗。

关键词：嵌入式系统流计算视频解码器便签式存储器数据布局