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基于余数系统的OFDM无损峰均比抑制方法

电子科技大学学报 2013年第5期42卷 667-671,733页

作者：姚毅胡剑浩马上电子科技大学通信抗干扰技术国家级重点实验室成都611731

正交频分复用(OFDM)传输方法输出信号由多个子信道叠加而成,会产生较高的峰均比。提出一种基于余数系统的峰均比抑制方法,利用余数系统并行、余数小于对应余数基的特性,从信号前端入手控制OFDM传输信号的动态范围,有效利用放大器的线性... 详细信息

正交频分复用(OFDM)传输方法输出信号由多个子信道叠加而成,会产生较高的峰均比。提出一种基于余数系统的峰均比抑制方法,利用余数系统并行、余数小于对应余数基的特性,从信号前端入手控制OFDM传输信号的动态范围,有效利用放大器的线性动态范围,防止非线性失真的产生,达到无损抑制峰均比的目的。与传统的OFDM相比,峰均比抑制性能提高5 dB以上,并推导出该方法与OFDM传输带宽关系的表达式,分析得出在OFDM的信噪比大于0的前提下,该方法占用的传输带宽更小。

关键词：正交频分复用并行传输峰值平均功率比余数系统

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一种余数系统基扩展算法及VLSI实现

电子科技大学学报 2015年第2期44卷 205-210页

作者：马上汪陈浩胡剑浩电子科技大学通信抗干扰技术国家级重点实验室成都611731

基扩展是余数系统(RNS)在数字信号处理(DSP)系统中应用的关键问题之一。该文提出了一种新型基扩展算法,实现基为{2 1,2,2 1}n n n-+的余数系统到基为2 2 2{2 1,2,2 1}n n n-+的余数系统的动态范围扩展。给出其VLSI实现结构,并基于{2 1,2... 详细信息

基扩展是余数系统(RNS)在数字信号处理(DSP)系统中应用的关键问题之一。该文提出了一种新型基扩展算法,实现基为{2 1,2,2 1}n n n-+的余数系统到基为2 2 2{2 1,2,2 1}n n n-+的余数系统的动态范围扩展。给出其VLSI实现结构,并基于{2 1,2,2 1}n n n-+的特性对该结构进行了优化,使该实现结构仅由普通二进制加法器和模加法器构成。基于单位门模型和ASIC的性能对比分析结果表明,在实现相同动态范围扩展时,该算法具有良好的VLSI实现性能。

关键词：基扩展数字信号处理余数系统超大规模集成电路

基于余数系统与置换多项式的高速长周期伪随机序列生成方法

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电子与信息学报 2018年第1期40卷 42-49页

作者：马上刘剑锋杨泽国张艳胡剑浩电子科技大学通信抗干扰技术国家级重点实验室成都611731

低复杂度长周期数字伪随机序列在现代加密、通信等系统中具有广泛的应用。该文提出一种基于余数系统和有限域置换多项式的伪随机序列生成方法。该方法基于中国剩余定理将多个互质的小周期有限域随机序列进行单射扩展生成长周期数字伪随... 详细信息

低复杂度长周期数字伪随机序列在现代加密、通信等系统中具有广泛的应用。该文提出一种基于余数系统和有限域置换多项式的伪随机序列生成方法。该方法基于中国剩余定理将多个互质的小周期有限域随机序列进行单射扩展生成长周期数字伪随机序列,置换多项式的迭代计算在多个并行的小动态范围有限域上进行,从而降低了硬件实现中迭代环路的计算位宽,提高了生成速率。该文还给出构建长周期伪随机序列的置换多项式参数选择方法和中国剩余定理优化方法,在现有技术平台下可轻易实现2^(100)以上的序列周期。同时,该方法具有极大的迭代多项式选择自由度,例如仅在q≡2(mod3)且q≤503的有限域上满足要求的置换多项式就有10905种。硬件实现结构简单,基于Xilinx XC7Z020芯片实现2^(90)的随机序列仅需20个18 kbit的BRAM和少量逻辑资源,无需乘法器,生成速率可达449.236 Mbps。基于NIST的测试表明序列具有良好的随机特性。

关键词：伪随机序列余数系统置换多项式高速长周期现场可编程逻辑门阵列

以{2^n-1,2^n,2^n＋1}为基的余数系统2^n高性能缩放

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电子科技大学学报 2010年第2期39卷 306-310页

作者：马上胡剑浩叶燕龙电子科技大学通信抗干扰国家级重点实验室成都611731

数值缩放(scaling)的高效VLSI实现是基于余数系统(RNS)的DSP系统的关键问题之一。该文提出了有符号余数系统数值缩放通用算法,并结合基为{2n-1,2n,2n+1}的余数系统特性提出了其优化的2n缩放算法和VLSI实现结构,明确给出了在进行有符号RN... 详细信息

数值缩放(scaling)的高效VLSI实现是基于余数系统(RNS)的DSP系统的关键问题之一。该文提出了有符号余数系统数值缩放通用算法,并结合基为{2n-1,2n,2n+1}的余数系统特性提出了其优化的2n缩放算法和VLSI实现结构,明确给出了在进行有符号RNS整数缩放时负数情况下所引入的修正常量计算方法。分析表明该方法较级联n个1bit缩放模块实现余数系统2n缩放具有更好的速度、面积和功耗特性,从而易于实现基于RNS的DSP系统。

关键词：中国剩余定理数字信号处理余数系统数值缩放超大规模集成电路

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新颖的余数系统到二进制系统转换方法

电子科技大学学报 2010年第4期39卷 517-522页

作者：马上胡剑浩电子科技大学通信抗干扰技术国家级重点实验室成都610054

传统的余数系统(RNS)到二进制系统(R/B)转换电路中的大位宽操作削弱了RNS的并行特性。针对这一问题,提出了基于数值缩放(Scaling)的R/B转换算法和余数系统2k缩放并行实现的方法。同常见余数基R/B转换算法的比较分析结果表明,所提出的算... 详细信息

传统的余数系统(RNS)到二进制系统(R/B)转换电路中的大位宽操作削弱了RNS的并行特性。针对这一问题,提出了基于数值缩放(Scaling)的R/B转换算法和余数系统2k缩放并行实现的方法。同常见余数基R/B转换算法的比较分析结果表明,所提出的算法使R/B转换中的最大运算位宽限制在最大余数基位宽内,从而消除了R/B转换中可能带来的系统并行度损失;此外,该转换算法可实现有符号RNS到二进制补码系统(TCS)的转换,且不限于具体余数基形式,具有一定的通用性。

关键词：数字运算余数系统到二进制系统转换余数系统数值缩放超大规模集成电路

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余数系统在软件无线电中的应用

电信科学 2009年第2期25卷 84-89页

作者：马上胡剑浩凌翔电子科技大学通信抗干扰国防重点实验室成都610054

余数系统由于其良好的并行特性,在乘加密集型的数字信号处理系统中得到了广泛关注,而这正是构建软件无线电系统的关键所在。本文在介绍RNS基本理论的基础上,结合已有的研究成果,指出了基于RNS的数字信号处理系统关键单元及研究现状,并... 详细信息

余数系统由于其良好的并行特性,在乘加密集型的数字信号处理系统中得到了广泛关注,而这正是构建软件无线电系统的关键所在。本文在介绍RNS基本理论的基础上,结合已有的研究成果,指出了基于RNS的数字信号处理系统关键单元及研究现状,并提出了一种基于RNS数值表征系统的DSP系统结构。结合冗余RNS的容错特性和并行性,介绍了一种基于RNS的多路并行正交通信系统,并指出了其在阵列SDR平台和航天级SDR平台设计中的应用。可以预见,在构建未来复杂SDR系统中,RNS将得到广泛应用。

关键词：余数系统软件无线电数字信号处理并行正交通信容错

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余数系统及其缩放问题研究与VLSI实现

余数系统及其缩放问题研究与VLSI实现

作者：张林电子科技大学

学位级别：硕士

余数系统[1(]Residue Number System)源于古老的“中国余数定理(CRT,Chinese Reminder Theory)”,是一个天然的无权、并行的数值表征系统。它在通信和信息处理系统中有着巨大的应用潜力。以16抽头结合RNS和符号位(Sign Digit, SD)数值... 详细信息

余数系统[1(]Residue Number System)源于古老的“中国余数定理(CRT,Chinese Reminder Theory)”,是一个天然的无权、并行的数值表征系统。它在通信和信息处理系统中有着巨大的应用潜力。以16抽头结合RNS和符号位(Sign Digit, SD)数值表征方法的FIR数字滤波器为例,在字长为48bit和64bit时“面积×时延×功耗”特性几乎提高了7倍[2]。余数系统是一种特殊的数值表征系统,具有全新数值表示和计算方法。目前余数系统中尚有大量未解决的难题。本文集中研究了其中的余数系统缩放问题。利用整除定理和共轭余数基的特点,改进了传统的级联缩放方法,避免了多次复杂的1比特缩放和奇偶交验,实现了2m高效缩放;并利用FIR滤波器实现证实了缩放技术对于提高余数系统实现性能的重要贡献。由于国内尚未见有余数系统方面的专著和较全面的参考文献,因此本文还系统的总结了余数系统当前的主要研究成果。本文的主要成果和贡献有:1.借助代数学概念,改进了余数系统的描述方法,突显了余数系统的结构特征;2.系统的总结了余数系统基本问题及其典型解决方案;3.集中研究并发展了余数系统缩放(scaling)技术和高性能余数系统设计方法,并进行了FIR滤波器实现;4.从数字表征系统的代数结构出发,提出了“有权基余数系统”。

关键词：余数系统中国余数定理缩放有权基余数系统

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余数系统及概率计算在矩阵乘法中的应用研究

余数系统及概率计算在矩阵乘法中的应用研究

作者：赵成电子科技大学

学位级别：硕士

在现代应用如神经网络、图像处理和信号处理中存在着大量的矩阵运算,这些应用给社会生活带来了极大的便利的同时,也对现代设备带来了挑战。在某些实时处理应用中,需要在提升运算速度的同时平衡面积开销和功耗,因此,余数系统（Residue Nu... 详细信息

在现代应用如神经网络、图像处理和信号处理中存在着大量的矩阵运算,这些应用给社会生活带来了极大的便利的同时,也对现代设备带来了挑战。在某些实时处理应用中,需要在提升运算速度的同时平衡面积开销和功耗,因此,余数系统（Residue Number Systems,RNS）作为一个高并行度的数值表征系统,可以在这些系统中用于加快矩阵乘法的运算速度。而在移动设备等对面积和功耗比较敏感,对运算时间和精度要求不高的应用中,概率计算（Stochastic Calculations,SC）作为另一种数值表征系统可以对这种应用在面积和功耗方面进行优化。本文介绍了余数系统的基本原理及结构,选取了适合的余数基,并对余数系统中关键单元进行了优化。后向转换单元（Residue To Binary,RTB）的作用是将余数系统下的数转换到二进制下的数,是余数系统的关键单元,也是余数系统中延迟最大、面积开销最多的单元。本文在中国剩余定理（Chinese Remainder Theorem,CRT）的基础上,将目标数拆分为高位和低位进行计算,最终消除了后向转换单元中的乘法器。在Design Compiler（DC）中综合对比后可得,优化后的余数系统后向转换单元与传统方法相比,面积减少了52.56%,关键延迟缩短了47.87%,功耗降低了59.20%。在概率计算中,本文使用了改进的共享随机数序列发生器的概率序列产生器（Stochastic Number Generators,SNG）,该方法在不增加概率之间相关度的情况下将随机序列发生器的数量减少了一半。为了解决多个概率序列相加精度较低的问题,本文使用了近似累加器（Approximate Parallel Counter,APC）,这种累加器利用或门和与门相互补偿的特性来增加计算精度。结合上面两种方法可以将随机序列发生器的数量减少到1个。在DC的综合结果中可以看到,最终经过概率计算优化后的数量积单元,相比未经优化的单元,其面积减少了90.07%,功耗降低了91.41%。最后,本文分别使用余数系统与概率计算对矩阵乘法器进行了优化。对结果进行了仿真验证和在FPGA上进行了硬件验证,并使用Design Compiler对结果给进行了综合,最终与未优化的矩阵乘法器相比,采用余数系统优化的面积减少了26.21%,关键路径的延迟缩短了50.03%,采用概率计算优化的面积减少了93.14%,功耗降低了77.33%。

关键词：余数系统后向转换概率计算矩阵运算

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余数系统中模加和模乘单元设计

余数系统中模加和模乘单元设计

作者：严海电子科技大学

学位级别：硕士

随着时间的推移与技术的日新月异,Moore定理也快接近了终点。在数据信息量爆炸的今天,单单依靠提升工艺水平来提高超大规模集成电路的性能的方式早己不能够满足工业信息社会的需求。对此,通过算法改进等方式以提高高速信号处理的性能的... 详细信息

随着时间的推移与技术的日新月异,Moore定理也快接近了终点。在数据信息量爆炸的今天,单单依靠提升工艺水平来提高超大规模集成电路的性能的方式早己不能够满足工业信息社会的需求。对此,通过算法改进等方式以提高高速信号处理的性能的方式越来越受到重视。而余数系统就很符合要求。余数系统以其天然具有的无权性、并行性等优良特点,使其广泛运用在现代高速信号处理系统中。余数系统可以将原本位宽较大的数据,分解成多个位宽较小的数据。之后这些数据再并行计算。这样可以显著的将数据的位宽降低,从而起到了切割进位长度,减少关键路径的延时。这样相较于传统的以二进制表征的系统,将具有更短的关键路径、更少的面积及功耗。而作为高速数字信号处理的基本单元的加法单元与乘法单元,其性能越来越受到重视。故而本文就将研究重点放在余数系统中的模加与模乘单元的设计上为提高余数系统性能、扩大余数系统通道可处理的动态范围,本文提出了以模数基2n+2p土1的模加单元和两种适于不同环境的模2n-2p+1的模乘单元。具体设计摘要如下：1.本文提出了模2n+2p土1的模加单元。其主要通过对进位修正处理的方法,来对进位结果进行选择修正,最终得到正确的求和结果。本设计中使用了重复单元复用的思想,大大的提高了电路性能。其中,模2n+2p+1模加单元电路性能较对比文献分别平均提高8.8%和9.4%;模2n+2p-1模加单元电路性能较对比文献分别平均提高28.3%和25.6%。2.本文还提出了两种模2n-2p+1的模乘单元。其中一种适合于性能均衡要求的环境,其主要设计方法为将两个乘数的积拆分后使用CSA单元压缩数目,最终求和得到模乘输出结果。其较对比文献延迟平均减少7.5%面积平均减少1.4%。另一种适合于高速情况下的模2n-2p+1的模乘单元,先通过布斯编码以减少部分积数量,再将部分积拆分通过CSA单元压缩,最终求和得到模乘输出结果。其较文献延迟平均减少11.9%,适用于高速情况下。由于单位门静态分析法有一定缺陷,本文在最后给出了实际电路的综合结果。本文使用、/erilog HDL语言来对算法进行建模,由Perl、Python语言搭建仿真测试综合环境,使用台积电90nm工艺库做电路综合。最后进行对比,本文所提出的电路较对比文献都有良好性能。

关键词：超大规模集成电路余数系统模加单元模乘单元