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基于位线泄漏电流校准的SRAM存内计算电路优化设计

基于位线泄漏电流校准的SRAM存内计算电路优化设计

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作者：杜园园安徽大学

学位级别：硕士

近几年,人工智能应用逐渐普及,而实现人工智能的一个重要途径就是机器学习。复杂机器学习技术的一大特点是数据量庞大,然而在面对庞大的数据需求时,以计算为核心的传统冯诺依曼架构在计算效率方面已经达到瓶颈期。因此,具有高计算并行... 详细信息

近几年,人工智能应用逐渐普及,而实现人工智能的一个重要途径就是机器学习。复杂机器学习技术的一大特点是数据量庞大,然而在面对庞大的数据需求时,以计算为核心的传统冯诺依曼架构在计算效率方面已经达到瓶颈期。因此,具有高计算并行度与能效比的存算一体化技术由此诞生。静态随机存取存储器(Static Random-Access Memory,SRAM)凭借其高成熟度和高存取速度的优点成为了存算一体化领域的热门研究对象。本文主要通过描述SRAM整体组织架构,以及现有SRAM存内计算技术,引出和分析了位线泄漏电流(Bit-line Leakage Current,BLLC)对存内计算可靠性产生的负面影响。针对SRAM存内计算的优化,进行了相关的研究工作,并提出了一种基于8T SRAM单元和4B4C校准电路(Calibration circuit of 4 Bit-lines and 4 Capacities,4B4C)的存内计算结构。新型存内计算结构不仅能保证基本的SRAM读写功能,还能实现高速存内布尔逻辑运算和内容可寻址存储器(Content-Addressable Memory,CAM),并有效地解决位线泄漏电流给存内计算带来的问题,提高了SRAM在进行存内计算时的最大可容忍位线泄漏电流,在提高存内计算的工作速度及可靠性等方面有明显的改善。在55 nm CMOS工艺下,本文通过搭建64×64的8T SRAM存储阵列和辅助电路来验证所提出电路的可行性。并且,对单元的性能、最大可容忍位线泄漏电流、计算速度及其稳定性等指标进行仿真对比和分析。结果表明,在1.2 V供电电压下,所提出的结构在进行计算时,SS工艺角下的可抵抗位线泄漏性能最强,其最大可容忍位线泄漏电流约为150.4μA,而传统结构的最大可容忍位线泄漏电流只有17.58μA。TT工艺角下,当位线泄漏电流为100μA时,所提出的结构在执行计算时仍能保证100%的正确率,且计算时间约为1.14 ns。当BLLC≤100μA,且供电电压在1 V～1.2 V范围内时,该结构都能正确地执行存内计算操作。

关键词： SRAM 4B4C校准电路位线泄漏电流存内计算优化

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基于双位线对的SRAM位线泄漏补偿技术研究

基于双位线对的SRAM位线泄漏补偿技术研究

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作者：郑好安徽大学

学位级别：硕士

随着半导体制程工艺的不断进步,金属氧化物半导体场效应晶体管(Metal-OxideSemiconductor Field-Effect Transistor,MOSFET)的特征尺寸在不断地减小。小尺寸的MOSFET具有更低的阈值电压,但同时也具有更高的亚阈值电流。在静态随机存取... 详细信息

随着半导体制程工艺的不断进步,金属氧化物半导体场效应晶体管(Metal-OxideSemiconductor Field-Effect Transistor,MOSFET)的特征尺寸在不断地减小。小尺寸的MOSFET具有更低的阈值电压,但同时也具有更高的亚阈值电流。在静态随机存取存储器(Static Random Access Memory,SRAM)中,存储单元传输管的亚阈值电流构成了位线上的泄漏电流。当SRAM在进行读操作时,位线泄漏电流的存在阻碍了位线间电压差的形成,导致SRAM中的灵敏放大器无法快速读出数据,甚至还会读出错误的数据。因此,位线泄漏电流大幅降低了SRAM的读操作速度和读操作稳定性。本文针对位线泄漏电流引起的SRAM可靠性问题开展了研究,具体工作如下:本文首先介绍了研究背景及意义,然后在介绍SRAM基本架构的基础上分析了位线泄漏电流对SRAM读操作的影响,并对现有的典型位线泄漏补偿技术进行了工作原理和优缺点的分析;最后,在上述分析的基础上,本文提出了一种基于双位线对(Dual Bitline Pairs,DBP)的位线泄漏补偿技术,该技术的具体实现电路(DBP结构)由一种具有两对位线的8管存储单元和一种四输入灵敏放大器组成,它利用辅助位线对去复制主位线对上的泄漏电流,再通过四输入灵敏放大器去感测并放大位线间的电压差,以此来消除位线泄漏电流的影响。相比于传统SRAM结构,DBP结构不需要增加额外的控制信号,并且可以实时地对位线泄漏电流进行补偿,提高了读操作速度和读操作稳定性。在55 nm CMOS工艺、1.2 V电源电压、TT工艺角下的仿真结果表明,当位线泄漏电流为50μA时,传统SRAM结构无法正确读出数据,而DBP结构则能完成正确的读操作,且保持着较高的读操作速度,其读操作访问时间为633 ps;当位线泄漏电流为100μA时,传统SRAM结构和现有位线泄漏补偿结构均无法正确读出数据,但DBP结构仍能在233.0 f J的功耗下正确完成读操作。此外,DBP结构在面对较高的位线泄漏电流时仍有着较高的读操作稳定性,其最大可容忍位线泄漏电流超过了150μA;并且,即使受到工艺偏差的影响,DBP结构的读操作正确率仍能保持在100%。

关键词： SRAM 位线泄漏电流读操作速度读操作稳定性 DBP

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