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主从触发器的框图分析法

安徽电气工程职业技术学院学报 2000年第3期8卷 121-124页

作者：顾虹河北电力职工大学保定071051

框图分析法是利用触发器的逻辑框图和逻辑功能分析表，分析主从触发器的工作原理及逻辑功能的方法。它克服了以往分析方法的缺点，不仅充分体现了主从方式的特点，同时又简明、系统地分析了触发器的工作原理和逻辑功能，并为日后的 ... 详细信息

框图分析法是利用触发器的逻辑框图和逻辑功能分析表，分析主从触发器的工作原理及逻辑功能的方法。它克服了以往分析方法的缺点，不仅充分体现了主从方式的特点，同时又简明、系统地分析了触发器的工作原理和逻辑功能，并为日后的进一步学习打下了基础。

关键词：主从触发器逻辑功能逻辑框图分析表

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对主从触发器工作原理的进一步探讨

潍坊教育学院学报 2003年第1期16卷 26-26,29页

作者：邹华赵光胜潍坊教育学院物理系山东青州262500 潍坊教育学院培训处山东青州262500

触发器是有记忆功能的电路,若在工作过程中电路内部出现噪声信号,给电路的工作带来不可知因素,将无法预知电路的工作结果,对工作非常不利,而主从触发器由于本身结构所决定,若控制不好CP=1期间的输入信号,很容易出现这种问题。本文分析... 详细信息

触发器是有记忆功能的电路,若在工作过程中电路内部出现噪声信号,给电路的工作带来不可知因素,将无法预知电路的工作结果,对工作非常不利,而主从触发器由于本身结构所决定,若控制不好CP=1期间的输入信号,很容易出现这种问题。本文分析了可能出现上述现象的几种情况,以便在工作中有目的地加以避免。

关键词：主从触发器工作原理 CP下降沿 0态 1态

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关于主从触发器若干问题的注解

电脑知识与技术 2005年第12期 137-138,144页

作者：王诗兵陈军宁阜阳师范学院计算机系安徽阜阳236041 安徽大学电子科学与技术学院安徽合肥230039

在对国内若干数字电路教材中主从触发器内容分析的基础上,对主从触发器的含义、图形符号、一次变化等问题进行了探讨,提出了现行教材存在的不足,并给出了处理意见。

关键词：主从触发器图形符号一次变化

三值主从触发器结构分析及其nMOS电路实现

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科技通报 1997年第2期13卷 81-85页

作者：夏银水吴训威宁波大学师范学院物理系杭州大学电子工程系

分析了主从触发器的逻辑结构，提出了主从触发器由特征锁存器和通用锁存器构成的设计模式．基于这一模式，用限幅电压开关理论指导设计了ｎＭＯＳ三值Ｄ型、ＪＫＬ型和Ｔ型主从触发器．结果表明，这一设计模式可克服ＪＫＬ型和Ｔ型通过... 详细信息

分析了主从触发器的逻辑结构，提出了主从触发器由特征锁存器和通用锁存器构成的设计模式．基于这一模式，用限幅电压开关理论指导设计了ｎＭＯＳ三值Ｄ型、ＪＫＬ型和Ｔ型主从触发器．结果表明，这一设计模式可克服ＪＫＬ型和Ｔ型通过Ｄ型主从触发器转换得到的缺点。

关键词：多值逻辑 nMOS 主从触发器开关-信号理论

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基于28nm工艺的低功耗触发器设计及优化

基于28nm工艺的低功耗触发器设计及优化

作者：朱志强安徽大学

学位级别：硕士

随着超大规模集成电路(VLSI)设计的快速发展,以及半导体工艺的不断更新,使得芯片在性能上有了很大的提升,越来越多的智能移动设备、智能穿戴设备涌现于市场。芯片集成度的不断提高,使其功耗和功耗密度问题也变得越来越突出。功耗的增加... 详细信息

随着超大规模集成电路(VLSI)设计的快速发展,以及半导体工艺的不断更新,使得芯片在性能上有了很大的提升,越来越多的智能移动设备、智能穿戴设备涌现于市场。芯片集成度的不断提高,使其功耗和功耗密度问题也变得越来越突出。功耗的增加会引起芯片温度提高,严重影响电路的可靠性,对于移动智能设备,功耗的增加会降低其续航能力。低功耗设计已经成为VLSI设计的重要研究方向。一块芯片全部的能耗中,时钟网络的功耗占据了总功耗的30%-50%,而触发器是时钟网络电路中的主要部分,因此,低功耗触发器的设计对降低电路整体功耗有重要意义。通过分析CMOS电路的功耗来源,以及触发器的一些性能参数,并实际举例了典型的主从触发器,介绍了关于触发器的一些理论知识。在低功耗电路设计中,添加门控时钟电路是常用的一种设计方法,门控时钟技术的原理是利用使能信号控制电路在特定的时钟周期内让其闲置,并使得电路在需要工作的时候被激活工作,门控时钟技术的应用减少了电路的整体功耗。本文基于门控时钟电路设计了一种低功耗触发器,可以较好地降低由于信号翻转造成的动态功耗。在一定的时钟周期内,如果输入信号等于输出信号,即输入信号维持不变,那么门控时钟信号可控制触发器保持在闲置状态。最后基于28nm工艺进行了功能仿真,比较和分析了几种触发器的性能。分析可得,新设计的触发器在降低功耗上有较好的效果。其次,利用了逻辑努力方法对现有的几种主从触发器,以及本文设计的低功耗双门控触发器进行了优化。逻辑努力方法不依赖于寄生参数,使得电路设计在早期能通过简单的计算得到其最小延迟,有可靠的评估。用逻辑努力方法优化后的触发器在理论上速度到达最优,设计者可根据其特点应用在高速电路的关键路径中。

关键词：低功耗主从触发器门控时钟技术逻辑努力

具有三轨输出的三值触发器及其在三值时序电路中的应用

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中国科学:数学 1985年第7期 643-654页

作者：吴训威陈偕雄杭州大学物理系

本文指出三值触发器(tri-flop)应具有三轨输出、三态预置能力、合理的逻辑功能与激励表等。以此要求为前提,本文提出了与二值触发器对应的各种三值触发器的设计,其中包括三值基本触发器(Latch)及各种类型的三值主从触发器,如置态型、D型... 详细信息

本文指出三值触发器(tri-flop)应具有三轨输出、三态预置能力、合理的逻辑功能与激励表等。以此要求为前提,本文提出了与二值触发器对应的各种三值触发器的设计,其中包括三值基本触发器(Latch)及各种类型的三值主从触发器,如置态型、D型、JKL型与T型等。这些触发器的结构及逻辑功能与以前提出的各种触发器的设计都不同。在本文中还通过实例表明,由于它们具有合理的激励表,因此能方便地应用于各种三值时序电路的设计。

关键词：主从触发器二值激励表时序电路时序逻辑电路数字电路三轨

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维持阻塞触发器设计原理新解

杭州大学学报（自然科学版） 1998年第1期25卷 41-44页

作者：吴训威韦健杭州大学电子工程系

本文分析了由门级组成的两类锁存器，并证明了传统的维持阻塞触发器即为由其中单轨输入锁存器设计的主从触发器．由于两个由时钟控制的与非门被主从两部分公用，因此它的结构特别简单．

关键词：闩锁锁存器主从触发器维持阻塞触发器

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均衡三进制时序线路

小型微型计算机系统 1982年第1期 15-18+26页

作者：罗银芳中国科学院计算所

均衡三进制时序线路计数器和移位器用T门主从触发器、T门计数线路和T门移位线路来实现,可以简化结构、减少引线和提高速度。文中用COS/MOS三值器件设计的4trit可逆计数器和移位器,比6bit(与4trit相当)二进制可逆计数器和移位器基本线路... 详细信息

均衡三进制时序线路计数器和移位器用T门主从触发器、T门计数线路和T门移位线路来实现,可以简化结构、减少引线和提高速度。文中用COS/MOS三值器件设计的4trit可逆计数器和移位器,比6bit(与4trit相当)二进制可逆计数器和移位器基本线路和引线端都减少70％左右,逻辑级也少。

关键词：主从触发器计数器移位器记录仪三进制时序

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单片式8微微焦耳/2千兆赫的逻辑系列

计算机研究与发展 1977年第11期 62-66页

作者：阮振虎

为高速通信系统,研制一套单片逻辑系列。已研制的系列能够提供8微微焦耳的速度与功耗乘积,2千兆赫的翻转频率以及在50欧姆传输系统里,传播延迟时间为400微微秒/门。实现高速低功耗的首要因素是新的电路形式:改进的无阈值逻辑(N.T.L)电... 详细信息

为高速通信系统,研制一套单片逻辑系列。已研制的系列能够提供8微微焦耳的速度与功耗乘积,2千兆赫的翻转频率以及在50欧姆传输系统里,传播延迟时间为400微微秒/门。实现高速低功耗的首要因素是新的电路形式:改进的无阈值逻辑(N.T.L)电路。在该电路里,晶体管几乎是工作在作用区域,因此提高了开关速度。此外,为了使触发器的传播延迟时间近似等于一个门电路的延迟,设计了一种新型的主从触发器。器件制造采用p-n结隔离,晶体管的射极条宽是2微米,截止频率是4千兆赫。本文叙述已研制的逻辑系列的性能与电路设计。

关键词：主从触发器翻转频率截止频率千兆赫逻辑摆幅传播延迟