检索结果-南通市图书馆

作者：苏鹏洲中国科学技术大学

学位级别：硕士

随着嵌入式技术的飞速发展,信号传输的速率也越来越高,然而总线的传输能力却提高的很少,高速互联成为了制约高速嵌入式技术进一步发展的主要瓶颈。在这种背景下,用于高速信号传输的串行rapid io技术应运而生。串行rapid io作为一种高速... 详细信息

随着嵌入式技术的飞速发展,信号传输的速率也越来越高,然而总线的传输能力却提高的很少,高速互联成为了制约高速嵌入式技术进一步发展的主要瓶颈。在这种背景下,用于高速信号传输的串行rapid io技术应运而生。串行rapid io作为一种高速串行通信接口,是基于高速嵌入式系统互联的需求而研发的,广泛用来构建高性能嵌入式系统、高速DSP系统、移动通信基站等。本论文正是从高速嵌入式系统发展所遭遇的信号传输瓶颈的背景出发,结合串行rapid io技术在信号传输方面展现出来的独特优势,深入地分析研究了串行rapid io技术,所做的工作如下： 1、首先简单地研究了串行rapid10v2.0协议架构,串行rapid10v2.0协议采用三层分级的体系架构,之后分别给出了每个协议层功能的详细说明。 2、其次对协议中8b/10b编解码规范进行了深入的分析,分析包括8b/10b编码的作用、编码的命名与分类、编码的详细过程、编码过程中的极性计算以及编码的错误指示。并根据分析结果给出了8b/10b编解码器的详细的verilog代码设计,代码设计完成后,借助Modelsim仿真工具进行功能仿真,完成功能仿真后又在Synopsys DC中采用TSMC130nm工艺对verilog代码进行了综合,综合后生成的报告显示编码器的功耗为785.9uW,面积为0.16mm2,解码器的功耗为727.6uW,面积为0.21mm2。 3、最后对协议中关于差分接收机的规范进行了细致的研究,提取出了差分接收机的设计指标,采用自上而下的设计方法先设计系统总体方案,并利用Matlab软件中的Simulink工具箱验证系统总体方案的可行性,验证通过之后,在Cadence中采用SMIC40nm CMOS工艺进行差分接收机的前端设计,本次设计的创新之处在于对传统的CTLE均衡电路进行改进,采用并联反馈低通网络,大幅提高均衡电路的均衡能力。设计完成后,给出了差分接收机的版图设计,版图核心面积为50.5um*76.8uIn。之后进行了版图后仿真,后仿结果显示差分接收机的平均功耗为2.1mW,工作带宽为0-4GHz,在2.5GHz和3.125GHz频率点处的高频补偿能力分别为11.75dB和13.83dB,输出信号抖动为5.8ps,均达到或超出设计指标。

关键词：串行rapid io 高速接口 8b/10b 差分接收机连续时间线性均衡

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宽带阵列天线数字波束形成系统设计与研制

宽带阵列天线数字波束形成系统设计与研制

作者：张家沂南京理工大学

学位级别：硕士

采用数字波束形成技术的数字阵列天线,可以同时形成多个方向图特性独立控制的数字波束,并具备空域自适应干扰抑制和高精度角度估计等能力,因此已经得到较为广泛的应用。现有的数字波束形成系统主要是窄带系统。随着实际应用对雷达距离... 详细信息

采用数字波束形成技术的数字阵列天线,可以同时形成多个方向图特性独立控制的数字波束,并具备空域自适应干扰抑制和高精度角度估计等能力,因此已经得到较为广泛的应用。现有的数字波束形成系统主要是窄带系统。随着实际应用对雷达距离分辨率要求的不断提高,信号带宽不断增大,宽带数字波束形成系统是未来数字阵列雷达的发展趋势。本文以某48通道子阵宽带数字阵列雷达系统研制为背景,从模块化、标准化和可扩展性出发,提出了一种符合VITA46标准6U VPX结构,基于高速交换网络的软件化宽带数字阵列雷达处理系统架构,并对其中的宽带采样数字波束形成分系统的方案及具体实现进行了详细设计和测试。所研制完成的宽带中频采样数字波束形成分系统能实现宽带250MHz和窄带30MHz两种带宽的高速数据采样、软件无线电预处理和同时16个数字波束的波束形成,能在上位机总控软件控制下单独完成数字阵列天线的功能和性能测试。目前,正在开展与雷达信号处理模块集成工作。本文的主要工作包括:1)针对子阵宽带数字阵列雷达研制的实际需要,提出了一种基于高速交换网络的模块化、标准化、可扩展的系统平台和互联方案。详细分析了所设计的系统中各个板卡模块的功能划分及其高速互联拓扑结构;2)完成了24通道宽带中频采样与预处理板卡模块的硬件电路设计,包括:硬件电路实现方案和原理图设计;3)完成了宽带中频采样与预处理板卡模块的电路焊接、软件设计和调试测试。设计的相关FPGA软件包括:多通道模数变换高速JESD204B接口、软件无线电处理、数字多波束形成和高速数据传输等功能软件模块,并完成了相关软件模块的验证;4)完成了由宽带中频采样与预处理板卡模块和自适应波束形成板卡模块构成宽带采样数字波束形成分系统主要功能和部分性能指标的测试,包括:ADC有效位数、通道频响特性、通道自检和校准、基带数据采集和数字波束形成等系统功能的测试和验证。

关键词：宽带数字阵列雷达数字波束形成串行rapid io 标准化模块化

ATCA平台上的rapidio链路设计与分析

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ATCA平台上的RapidIO链路设计与分析

作者：刘升财电子科技大学

学位级别：硕士

近年来,随着嵌入式系统的不断发展,对系统内的数据传输能力提出了更高的要求,期间涌现出了许多新型的串行总线技术,其中,串行rapid io(SRio)以其高性能、高可靠性、结构灵活等特点,在嵌入式系统当中得到了越来越广泛的应用,rapidio也因... 详细信息

近年来,随着嵌入式系统的不断发展,对系统内的数据传输能力提出了更高的要求,期间涌现出了许多新型的串行总线技术,其中,串行rapid io(SRio)以其高性能、高可靠性、结构灵活等特点,在嵌入式系统当中得到了越来越广泛的应用,rapidio也因此成为了世界上唯一的嵌入式系统互连国际标准。本课题为基于60GHz无线传输高速基带平台的设计,该平台采用ATCA构架,单板上以两块FPGA为主搭建,采用串行rapidio协议进行两块FPGA之间的高速数据传输,并且在单板上加入了rapidio交换芯片用于系统未来的升级与扩展,本文就是围绕整个系统平台下的rapidio链路设计和测试展开研究。本文首先深入研究了rapidio互连体系结构和作为设计平台的ATCA构架,分别对rapidio协议中的逻辑层、传输层和物理层进行了分析,从功能的角度对各层结构和关键技术展开研究,并重点对rapidio包格式,事务操作流程进行了分析。对ATCA平台的研究主要针对用于板间rapidio传输的串行背板展开。接着根据对rapidio协议的研究,以60GHz无线传输高速基带平台为应用需求,设计出了基于Xilinx公司的SRio端点IP核和Virtex 7系列FPGA的点到点直连串行rapidio链路,并针对60GHz应用数据的特点和IP核的外部接口特性设计了基于异步FIFO实现的不同读写宽度的跨时钟域数据传输用户接口。完成设计后对链路进行了仿真验证,然后利用Chip Scope在线调试工具实现了板上协议功能测试、延迟测试、带宽测试等。最后,为了满足将来对系统进行扩展和升级的需求,以及实现rapidio组网的灵活性,在两块FPGA之间的点对点直连传输基础之上,设计出了基于IDT公司第二代串行rapidio交换芯片CPS-1848的交换链路,该交换链路分为两部分,第一部分为单板上的rapidio交换链路,第二部分为跨ATCA背板传输的rapidio链路,主要设计内容包括CPS-1848与背板间的连接关系,CPS-1848的配置,链路的连通性测试和整个系统的性能测试等。

关键词：串行rapid io 60GHz FPGA IP核交换芯片

基于AMC2C6670的TD-LTE物理层调度及接口实现

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基于AMC2C6670的TD-LTE物理层调度及接口实现

作者：陈晓电子科技大学

学位级别：硕士

LTE是继第三代移动通信之后的新一代主流移动宽带通信标准,其包含TDD和FDD两种制式。LTE系统以正交频分复用和多输入多输出技术为基础,数据采取分组传输,在20MHz带宽内理论可以实现100Mbit/s的下行峰值速率和50Mbit/s的上行峰值速率。... 详细信息

LTE是继第三代移动通信之后的新一代主流移动宽带通信标准,其包含TDD和FDD两种制式。LTE系统以正交频分复用和多输入多输出技术为基础,数据采取分组传输,在20MHz带宽内理论可以实现100Mbit/s的下行峰值速率和50Mbit/s的上行峰值速率。与3G通信系统相比,LTE通信系统在算法复杂度和传输性能上有一个数量级的增加,仅依靠单个处理器通常无法满足高速实时处理大数据量的应用需求,多处理器的分布式并行处理成为提高系统性能的有效解决途径,如何为系统中诸多的处理单元、控制单元提供一种高效率、高带宽、高灵活性的互连架构,成为LTE通信系统设计中颇具挑战性的难题。TDD-LTE测试系统系统主要包含主控板、基带板AMC2C6670、射频板,其中,基带物理层处理在基带板AMC2C6670上完成,TDD-LTE系统工作时,每1ms都需要在基带板DSP与主控板间、基带板DSP与基带板FPGA间传输大量数据。本文基于TDD-LTE测试系统的基带物理层处理要求,设计了以TI公司的TMS320C6670为核心的串行rapidio互连方案,来解决处理器互连遇到的瓶颈问题。测试结果验证了该互连方案的可行性和可靠性,当采用4×、5Gbps配置时,以发送256KB数据量为例,即使选取DDR3作为收、发端的存储器地址,也能实现10Gbps以上的传输速度,因此,串行rapidio互连方案适用TDD-LTE等新型的无线基站系统。论文分三部分展开,首先介绍了串行rapid io的基础理论,研究分析了TDD-LTE测试系统的数据接口需求,抽象出系统初期简化的SRio测试原理图并给出SRio电路模块的软件设计框图;随后针对TMDXEVM6670L评估板平台进行SRio模式选型测试,从外围电路、数据量、存储介质等方面研究分析rapid io链路性能,最终确定将NWrite或SWrite作为TDD-LTE测试系统的传输模式;最后基于基带板AMC2C6670完成SRio链路设计、实现及性能验证测试,测试包括:DSP与主控板间的连通性、DSP与FPGA间的连通性、NWrite传输差错率、NWrite传输速率等,论文从连通性和可靠性两方面去探究接口链路,表明串行rapid io能够满足TDD-LTE测试系统的接口要求。

关键词：串行rapid io TMS320C6670 基带板AMC2C6670 TDD-LTE测试系统

基于rapidio的大容量固态存储系统设计与实现

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基于RapidIO的大容量固态存储系统设计与实现

作者：操飞电子科技大学

学位级别：硕士

在军事运用领域,由于其对硬件环境要求的严苛性,机械存储设备无法满足需求,绝大部分场合都是使用固态存储技术来实现大容量存储。早期的军用实现方案为基于掉电备份的DRAM存储,但由于该技术需要独立的供电系统,系统功耗高、存储的容价... 详细信息

在军事运用领域,由于其对硬件环境要求的严苛性,机械存储设备无法满足需求,绝大部分场合都是使用固态存储技术来实现大容量存储。早期的军用实现方案为基于掉电备份的DRAM存储,但由于该技术需要独立的供电系统,系统功耗高、存储的容价比高等缺点,已逐渐被淘汰,转而由基于闪存的固态存储技术来实现。存储在军事场合的应用,如雷达前端采集数据的存储、传感器前端采集数据的存储等,数据存储的需求大部分是:连续写入;写入、读取带宽需持续保证;系统需具备文件删除等管理功能。面对这些需求,若直接采用固态存储盘(SSD)来进行存储管理,可能会存在多次写入、删除文件操作后,数据存储速度变慢,写入带宽短时间内不满足最低存储要求的情况。为了避免这些问题,目前广泛使用的方法是采用NAND Flash颗粒组成专用存储系统。早期国内各大院校以及科研机构都开发出过基于NAND Flash颗粒的大容量存储设备,但大部分的设计方案还是停留在简单的顺序存储、读取设计上,也就是不支持文件的管理,对多用户接入、多数据源存储、读写同时操作的应用场合是不能够很好的支持。针对日益变化的存储需求,本文设计了一种基于rapid io接口的固态存储系统。该存储系统采用同步MLC NAND Flash作为存储介质,使用16通道8级流水写入技术,使后端连续存储速度可达4GB/s以上,且随机1MB块数据读取速度可达2.4GB/s以上。ECC处理方面则采用BCH编解码算法,每个通道使用一个带宽达200MB/s的处理核,从而使整个系统的ECC处理带宽大于2.4GB/s。前端3通道串行rapid io接口通过自定义命令通信协议以及数据通信协议,支持多达32个用户同时操作存储系统,以及数据存入的每个物理通道以及逻辑通道独立形成数据文件。缓存方面系统采用高达2GB的DDR3L颗粒组作为数据读写缓存,并且基于LRU技术处理,使数据浏览的响应速度达到最快。最后本文设计了一种容许大碎片的高速存储FTL算法,使本系统在军事应用场合中能够很好的满足文件管理后,存储速度不受影响的要求。

关键词：串行rapid io MLC NAND Flash 多用户接入 FTL BCH