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多速率、时钟和数据恢复串行器／解串器

今日电子 2008年第6期 115-115页

多速率、CDR串行器／解串器（SerDes）MAX3886的数据速率高达2．488Gb／S。MAX3886在单个高度集成的器件中包含了3个IC的功能（时钟和数据恢复、串行器和解串器），可显著降低光纤入户市场中无源光网络（PON）设备制造商的成本和功耗。... 详细信息

多速率、CDR串行器／解串器（SerDes）MAX3886的数据速率高达2．488Gb／S。MAX3886在单个高度集成的器件中包含了3个IC的功能（时钟和数据恢复、串行器和解串器），可显著降低光纤入户市场中无源光网络（PON）设备制造商的成本和功耗。该器件适合用于Verizon FiOS等FTTH装置中的光网络终端。

关键词：数据恢复解串器多速率串行器时钟设备制造商无源光网络光网络终端

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基于GMSL的车载摄像系统研究

电子测量与仪器学报 2021年第5期35卷 189-195页

作者：张宝龙许孝晨梅志远李丹天津科技大学电子信息与自动化学院天津300222

为了实现车载高清视频长距离、低损耗地传输,研究了基于吉比特多媒体串行链路(Gigabit multimedia serial link, GMSL)技术的车载摄像传输系统的框架及其原理。通过对车载摄像传输系统的硬件电路、硬件编解码以及视频信号编码原理的探究... 详细信息

为了实现车载高清视频长距离、低损耗地传输,研究了基于吉比特多媒体串行链路(Gigabit multimedia serial link, GMSL)技术的车载摄像传输系统的框架及其原理。通过对车载摄像传输系统的硬件电路、硬件编解码以及视频信号编码原理的探究,设计了一款车载前视摄像系统。首先,根据调研结果,模拟出传输系统整体环境框架。接着,对供电电源以及视频信号初始编解码的研究结论加以实际运用,使其能够稳定编码并有效传输视频信号。然后,进一步探究加串器/解串器架构,在完成配置硬件的同时,对数据波形进行采集、归纳和总结。最后,分析恢复后所得的信号及图像质量并给予评价,从而完成对基于GMSL的车载摄像系统的研究。实验结果表明,本摄像系统实现了串行、解串的功能。该功能可以使用GMSL技术调制出能够有效传输15 m的视频信号。在主控对该视频信号解串后,最终能够得到稳定、实时的高清视频图像。研究成果表明,基于GMSL的车载摄像系统基本能够实现长距离、低损耗地传输分辨率为720 P的视频图像。进一步,此次研究成果能服务于当下的汽车自动驾驶。

关键词：串行器解串器摄像系统

用于12.5Gbit/s SerDes系统锁相环倍频器设计

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半导体技术 2012年第12期37卷 918-922页

作者：茅俊伟冯军窦建华章丽李伟东南大学射频与光电集成电路研究所南京210096

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中... 详细信息

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。

关键词：串行器解串器(SerDes) 锁相环倍频器分频器 SCFL触发器真单相时钟(TSPC)

40nm工艺下一种应用于SerDes的发送器设计

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40nm工艺下一种应用于SerDes的发送器设计

作者：马锡昆国防科学技术大学

学位级别：硕士

数字系统的两个主要工作是信号处理与信号传输,而芯片片内信号处理带宽的提升速度高于信号片外传输带宽的提升速度,使后者往往成为设计高性能数字系统的一个瓶颈。随着芯片接口传输带宽需求的增长,传统的并行总线需要的芯片引脚数目大... 详细信息

数字系统的两个主要工作是信号处理与信号传输,而芯片片内信号处理带宽的提升速度高于信号片外传输带宽的提升速度,使后者往往成为设计高性能数字系统的一个瓶颈。随着芯片接口传输带宽需求的增长,传统的并行总线需要的芯片引脚数目大幅增加,而且在传输速率大于1Gbps时存在难以解决的信号衰减问题。于是,基于串行器—解串器,即SerDes(Serializer,De-serializer)技术的高速串行总线成为芯片的主流接口外设,并广泛用于大到数据中心的通讯、小到路由系统、PCB板级、芯片间接口等。由于SerDes技术涉及半定制、全定制以及模拟电路等多种设计方法,是一个数模混合系统;此外其处理的信号速率通常高达几十Gbps,是主流微处理器主频的数十倍,衍生出一系列信号完整性问题,如信道均衡,码间干扰等,使设计越趋复杂,目前国内研究仍处于初级阶段。本文基于自主研发SerDes的设计需求,采用某厂家40nm CMOS工艺,设计了其中的可编程预加重发送器电路,实现了将协议层发送到物理层的10/20位并行数据与本地时钟同步,数据通过半速率采样串行化为1位,经过预加重驱动到信道,以补偿信号传输所引起的高频损失,实现了6位数字调节预加重效果可编程,5位数字调节差分输出摆幅可编程,可应用于多种高速串行协议。本文的主要工作与贡献体现在:1、研究并阐述了关于SerDes设计所侧重的基础和方法,涵盖传输线建模与高速信号衰减与补偿原理,应用于高速数据传输的全定制数字电路以及在超深亚微米工艺节点下模拟电路设计所采用的方法;同时建立数模混合设计平台。2、分析了SerDes中发送器的功能和性能要求,给出了发送器总体结构设计和划分,设计了发送器作为一个完整系统的所有混合电路,包含半定制模块如与上层协议层同步模块,共模调节状态机等;全定制模块如串行器;模拟模块如可编程预加重驱动器等,详细阐述其工作原理及设计流程。3、驱动器的输出可编程设计中采用数字调节的方法,用数模混合结构提高单纯模拟电路设计可编程的灵活性,以适应不同温度、电源及工艺角情形。4、最后,对设计进行了模拟验证,结果表明在2.5-6.25Gbps传输速率下实现了0-6dB可配置预加重效果,0-1.3V可配置差分输出摆幅,满足PCIE 2.1及RapidIO 2.2等高速串行协议要求。

关键词：高速串行接口 SerDes 串行器可编程发送器预加重

基于28nm CMOS工艺的高速SerDes接口发送端设计

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基于28nm CMOS工艺的高速SerDes接口发送端设计

作者：张媛菲辽宁大学

学位级别：硕士

近年来,随着电子技术的高速发展,人们对消费类产品的性能提出了越来越高的要求,导致电子设备对数据传输速度和带宽的需求也日益增高。由于传统的并行数据传输方式无法满足电子产品小型化的需求,作为新兴高速串行传输技术代表之一的Ser D... 详细信息

近年来,随着电子技术的高速发展,人们对消费类产品的性能提出了越来越高的要求,导致电子设备对数据传输速度和带宽的需求也日益增高。由于传统的并行数据传输方式无法满足电子产品小型化的需求,作为新兴高速串行传输技术代表之一的Ser Des(Serializer De-serializer)接口技术应运而生。然而,随着信号传输速率的不断提高,其信号处理速率可高达几十甚至上百Gbps,与此同时会引发一系列的信号完整性问题,诸如信道对数据信号的衰减、码间干扰和串扰等。本文针对以上问题,面向高端可编程逻辑门阵列(Field Programmable Gate Array,FPGA)芯片应用,基于TSMC 28 nm CMOS工艺,设计了一款传输速率可达12.5 Gb/s的Ser Des TX发送端电路。经8B/10B编码后,将协议层发送到物理层的数据与本地时钟同步,数据可调位宽范围为16/20/32/40 bit,低速并行输入的数据通过半速率采样串行化为1bit的高速串行数据,然后对信号传输所引起的高频损失进行补偿,经过发送端均衡器驱动到信道。TX FFE实现了可编程的前、后标预加重效果,并且差分输出摆幅利用等比例电流镜可调,发送端可兼容于多种高速串行协议,实现较宽的速率输出范围。本文的主要内容主要为以下几点:a)介绍Ser Des收发器和TX发送端的经典结构,阐述高速串行链路设计过程中所涉及的基本原理与方法,包含8B/10B编码技术、传输线模型、信号完整性分析以及去加重补偿的原理,搭建数模混合设计平台。b)分析Ser Des收发器中发送端的性能要求,拆解其中的关键模块并分别介绍各个结构的优劣,对比分析后选择出本文所需的结构,然后采用全定制的方法对数字和模拟模块进行设计。c)设计TX发送端串行器,包含时钟分频模块和并转串模块。依据协议规定,串行器可实现对16bit、20bit、32bit和40bit不同数据位宽输入的串行化,最大工作速率为6.25 Gb/s。d)设计TX发送端均衡器,主要由延时模块、抽头系数控制模块和CML驱动器实现。驱动器采用3-tap FIR结构,实现了Pre-cursor 6d B和Post-cursor12d B的可编程去加重增益。e)完成单通道Ser Des发送端的版图设计与后仿验证,总体版图面积为230μm×350μm。后仿结果表明,发送端可实现0.5～12.5Gb/s的传输速率,输出摆幅可实现0.259V～0.961V的变化范围,最大抖动为0.088UI,最大功耗为46.8mW。

关键词： SerDes FPGA 串行器去加重驱动器发送端

800兆高速任意波形产生硬件平台研究与实现

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800兆高速任意波形产生硬件平台研究与实现

作者：何柯电子科技大学

学位级别：硕士

近年来随着VLSI技术的迅猛发展,波形产生技术已经由传统的纯模拟方法发展到现在的直接数字合成(DDS)。采用数字方式获得脉冲压缩信号已成为现代雷达普遍采用的波形合成方法,波形产生数字化已成为雷达系统数字化的关键组成部分。DDS技术... 详细信息

近年来随着VLSI技术的迅猛发展,波形产生技术已经由传统的纯模拟方法发展到现在的直接数字合成(DDS)。采用数字方式获得脉冲压缩信号已成为现代雷达普遍采用的波形合成方法,波形产生数字化已成为雷达系统数字化的关键组成部分。DDS技术又具体分为两种方法:直接数字频率合成(Direct Digital Frequency Synthesis,简称DDFS)和直接数字波形合成(Direct Digital Waveform Synthesis,简称DDWS)。DDWS技术不仅具有精确的相位,频率分辨力,而且能够方便的实现各种复杂波形,同时能够采用各种有效的方法提高频谱纯度。最重要的是该技术可以在调频带宽内对雷达系统信号的幅度和相位进行预失真校正,从而得到接近理想的输出信号。采用DDWS技术产生的波形具有严格的相干性、可重复性、高度的稳定性和可编程的优点,能够方便的实现波形参数捷变以及产生任意复杂波形,满足现代电子战环境中对雷达抗干扰和强生存能力的迫切要求,因此对DDWS技术的深入研究具有非常重要的现实意义。文章提出了一种采用DDWS技术的高速任意波形产生器的工作原理和实现方法,可以产生不同时宽带宽的LFM、NFLM、单频、相位编码等多种信号波形。系统波形数据传输速率最高达到了800Mbit/s,波形的高速缓存由十片128Mbit的SDRAM组成,可以储存最长达160ms的波形数据。因此设备具有较宽的带宽、时宽调整,经测试产生的信号频谱质量良好。本文的主要工作如下:1.对直接数字波形合成(DDWS)及直接数字频率合成(DDFS)两种数字波形产生方法进行了分析对比。2.分析了SOPC系统相比与SOC系统的优势,介绍了基于Nios II的SOPC系统的主要特点以及采用Nios II系统实现该设备的可行性及优点。3.提出并完成了基于直接数字波形合成技术(DDWS)和高速D/A(AD9735)的高速任意波形产生器的方案设计、硬件设计。4.完成了系统软硬件调试,对输出波形进行测试和分析。结果表明该设备基本达到设计要求,性能优良。

关键词：任意波形产生器(AWG) 直接数字波形合成(DDWS) SOPC Nois II 串行器

采用FPD-Link Ⅲ技术实现数字视频信号远传设计

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电子设计工程 2016年第22期24卷 138-141页

作者：徐晓明赵清潇赵宪臣山东泉清通信有限责任公司山东济南250101

针对高带宽数字视频信号的特点和某些应用场景下信号远传的需求,提出一种基于FPD-Link III传输技术的数字视频信号远传设计。该设计采用型号为DS90ub925的串行器芯片和型号为DS90ub926的解串行器芯片,可以在一对双绞线上实现速率最高2.9... 详细信息

针对高带宽数字视频信号的特点和某些应用场景下信号远传的需求,提出一种基于FPD-Link III传输技术的数字视频信号远传设计。该设计采用型号为DS90ub925的串行器芯片和型号为DS90ub926的解串行器芯片,可以在一对双绞线上实现速率最高2.975 Gbps的数字视频信号传输。详细介绍了各部分功能,给出了整体功能框图和硬件原理框图。实际工程应用表明:该设计简单可靠,成本低廉,可满足单路数字视频信号远传的要求,具备较高推广价值。

关键词：数字视频信号串行器解串行器 FPD-Link Ⅲ DS90ub925 DS90ub926