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半导体技术 2013年第7期38卷 545-550页

作者：蒋程捷豆传国杨恒肖斐复旦大学材料科学系上海200433 上海微系统与信息技术研究所上海200233

电子封装是集成电路产品制造过程中的重要环节,而电子封装所产生的应力则可能会对芯片的性能及可靠性产生影响,因而受到业界的广泛关注。利用半导体压阻效应制造硅压阻应力传感器阵列芯片,将其倒装键合至印刷电路板,填充不同类型的下填... 详细信息

电子封装是集成电路产品制造过程中的重要环节,而电子封装所产生的应力则可能会对芯片的性能及可靠性产生影响,因而受到业界的广泛关注。利用半导体压阻效应制造硅压阻应力传感器阵列芯片,将其倒装键合至印刷电路板,填充不同类型的下填料进行固化。通过测量应力传感器芯片上的力敏电阻变化,计算倒装键合和下填料固化等封装工艺引入的应力,并讨论了下填料的性能参数对芯片应力大小的影响。此外,在标定力敏电阻及压阻系数温度效应的基础上,对下填料固化过程的应力变化进行了实时监测,分析了下填料固化工艺引起的应力。

关键词：应力传感器压阻效应倒装芯片下填料温度效应

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微电子倒装芯片封装粘弹性断裂研究

微电子倒装芯片封装粘弹性断裂研究

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作者：张娅丽西南交通大学

学位级别：硕士

晶体管和集成电路的发明,使得电子产品向小型化、功能多样化的方向发展。集成电路芯片要发挥功效,就必须通过封装技术为其提供电子信号互通、机械支撑、环境保护和散热通道等方面的支持。倒装芯片技术的出现,使封装技术发生了革命性的... 详细信息

晶体管和集成电路的发明,使得电子产品向小型化、功能多样化的方向发展。集成电路芯片要发挥功效,就必须通过封装技术为其提供电子信号互通、机械支撑、环境保护和散热通道等方面的支持。倒装芯片技术的出现,使封装技术发生了革命性的进步。它具有封装精度高、形成的集成芯片元件占用体积小、输入输出密度高、互连线短等优点。但倒装芯片封装过程中存在很多问题,如：下填料和芯片间的分层、填充空洞、下填料裂纹、焊点和下填料在温度循环下蠕变变形的积累开裂等都会引起封装失效。样品实测的方法由于需要较长时间,而不能成为迅速发现问题的有效手段。因此,利用有限元数值模拟来研究倒装芯片的断裂问题,可以更好地了解裂纹产生、扩展机理,对封装进行优化设计,进一步提高其可靠性。不同的材料模型对有限元模拟的结果会产生直接的影响,以往的研究通常会将下填料的材料模型简化为经典线弹性模型,以提高计算效率,但这与下填料表现的粘弹性特征有明显的区别。本文旨在研究倒装芯片下填料的粘弹性行为对封装中芯片／下填料界间裂纹的影响。采用Anand统一粘塑性模型描述96.5Sn3.5Ag无铅焊料的非弹性力学行为,分别采用经典的线弹性模型和Maxwell粘弹性模型描述下填料的力学行为,芯片和基板材料都简化为弹性模型。运用大型商业有限元软件ANSYS对预置不等长初始微裂纹的三维倒装芯片封装模型的焊接、固化及封装完成后的干燥贮存过程进行了多工况非线性有限元模拟,讨论了非线性粘性过程及不同的初始裂纹长度对芯片断裂特性的影响。计算结果给出如下结论：对于芯片角部的平直界面裂纹导致的脱层开裂,芯片内部由界面剪应力控制,属II型开裂;芯片边缘由界面剪应力和正应力共同控制,属I型和II型混合开裂。因裂纹长度增大,裂纹前沿至芯片对角的距离减小,由CTE不匹配引发的温度变形减小,部分地冲抵了因初始裂纹长度导致的应力强度因子的增大,初始裂纹长度对应力强度因子的影响不甚明显。据此可以判断,裂纹扩展导致脱层断裂的主要因素是由于周期性的温度变化引起的疲劳变形和应变累积,封装过程的温度荷载的直接贡献较小。焊料和下填料材料的粘性导致芯片出现明显的应力松弛现象,且松弛幅度很大,应力强度因子的降幅明显,尤以芯片边缘的应力松弛效应更为明显,应力强度因子的降幅更大。传统的线弹性材料模型不但无法反映上述明显的应力松弛效应,且严重高估了芯片的应力水平。

关键词：倒装芯片有限元分析下填料粘弹性断裂应力强度因子应力松弛

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倒装芯片封装内部的应力监测技术研究

倒装芯片封装内部的应力监测技术研究

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作者：蒋程捷复旦大学

学位级别：硕士

电子封装是集成电路芯片转化为实用电子产品过程中必不可少的一步,起到电子模块互连、机械支撑、保护等作用,可以显著地提高芯片的可靠性。针对高性能要求的电子封装体系,倒装封装开始成为高密度电子封装的主流方法;同时,三维封装的出... 详细信息

电子封装是集成电路芯片转化为实用电子产品过程中必不可少的一步,起到电子模块互连、机械支撑、保护等作用,可以显著地提高芯片的可靠性。针对高性能要求的电子封装体系,倒装封装开始成为高密度电子封装的主流方法;同时,三维封装的出现也为更高密度的电子封装提供可能。在电子封装体系中,由于芯片、基板、焊球、下填料等材料的热膨胀系数(CTE)不同,在封装工艺中很容易引入热应力,对芯片的性能及可靠性产生不良的影响。通过有效的方法测量电子封装工艺过程中产生的应力,可以帮助了解封装工艺条件对应力大小的影响,对完善电子封装工艺参数,提高电子产品的可靠性有十分重要的意义。本文利用半导体压阻效应,在SOI (Silicon-On-Insulator)片上制造力敏电阻,形成应力传感器芯片。通过在芯片上制造阵列分布的应力传感器,可以得到芯片表面应力的分布状况;同时设计铂电阻作为温度传感器,测量在不同工艺温度下芯片应力的变化。利用四点弯曲的方法标定力敏电阻的压阻系数,并通过柔性基板互连标定力敏电阻的温度系数,用以校准温度变化过程中芯片应力的计算。将应力传感器阵列芯片(5×5阵列,8mm×8mm)倒装键合于PCB (Printed Circuit Board)基板,测量得到倒装工艺所产生的应力大小约为200-300MPa,且芯片边缘及四角应力略大于中心部位。对于不同尺寸的倒装芯片,研究发现大尺寸芯片由于在倒装过程中形变程度较大,由倒装工艺所产生的应力更大。在倒装芯片底部填充不同性能的下填料,可以产生30-120MPa不等的应力,且固化应力的大小随下填料热膨胀系数及固化时间的增大而增大。当下填料的玻璃化转变温度(Tg)低于固化温度时,由于在固化过程中处于橡胶态,而产生较大的形变,从而引起更大的固化应力。在下填料的固化过程中,芯片应力呈现先增大后减小的现象,当结束固化并开始降温后,芯片应力再次回升。通过热循环实验发现,倒装芯片应力随循环次数的增加而减小,对含有下填料的样品则应力变化不明显。使用贴片胶实现倒装芯片的三维叠层封装,对于与底层芯片同一尺寸的叠层芯片贴装,在倒装芯片上形成约60MPa的应力。对于小尺寸芯片以及侧向偏移的叠层贴装方法,在表面裸露的芯片部分所产生的应力小于表面有贴片胶覆盖的区域,而多层叠层封装所产生的应力极小。利用硅基板(10mm×10mm)进行倒装键合,并利用贴片胶在硅基板下方进行叠层贴装,测量得到叠层封装项层芯片所受应力的大小,较底层芯片的应力小。

关键词：电子封装压阻效应应力传感器倒装芯片下填料叠层芯片

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