检索结果-南通市图书馆

作者：许喆上海交通大学

学位级别：硕士

在0.25um以下的高阶制程中,通常使用蚀刻形成STI (Shallow Trench Isolation)浅沟槽的方式来达到元器件相隔绝的目的。由于制程能力的限制,STI浅沟槽拐角处的硅衬底与一般平坦的硅衬底的氧化速率存在差异,所以整个mos器件的浅沟槽拐角... 详细信息

在0.25um以下的高阶制程中,通常使用蚀刻形成STI (Shallow Trench Isolation)浅沟槽的方式来达到元器件相隔绝的目的。由于制程能力的限制,STI浅沟槽拐角处的硅衬底与一般平坦的硅衬底的氧化速率存在差异,所以整个mos器件的浅沟槽拐角处的氧化层厚度及平滑度是比较难控制的,这直接影响了栅极氧化层的可靠性。突出表现在TDDB(Time Dependent Dielectric Breakdown)测试不易得到较好的结果。本课题主要介绍在厂内对0.18um EPFLASH (Embedded P-Channel Flash) Cmos(Complementary Metal Oxide Semiconductor)产品工艺进行可靠度评价后,通过对栅极氧化层VBD (Voltage to Breakdown)可靠性均匀度差的问题分析,找出工艺步骤的中的关键环节,进行多项指标监测试验,由各种条件组合下的工程试验数据的支持,得出产品在CMP (Chemical Mechanical Planarization)研磨过程后的STI高度控管的重要性的结论。最后本课题提供了一种关于高压mos器件栅极氧化层制程的改善方法。该方法主要是通过生产线上对产品CMP研磨后STI高度的QA SPC (Statistical Process Control)控管来保证STI拐角处的氧化层厚度以及平滑度达到规定预设值,从而保证产品VBD均匀度,同时使其在TDDB测试时达到量产标准。该方法的实施有效提高了产品的良率。

关键词：栅极氧化层高压mos器件 TDDB VBD 可靠性制程改善 CMP

来源：

同方学位论文库评论

在线全文

同方学位论文库

学校读者我要写书评

暂无评论

基于0.5μm Cmos集成电路高低压兼容技术研究

引用

电子与封装 2007年第9期7卷 22-25页

作者：刘允赵文彬中国电子科技集团公司第58研究所江苏无锡214035

将高压mosFETs器件集成到低压Cmos数字和模拟电路中的应用越来越频繁。文章参考了Parpia提出结构,将高压Nmos、Pmos器件制作在商用3.3V/5V 0.5μmN-阱Cmos工艺中,没有增加任何工艺步骤,也没有较复杂BiCmos工艺中用到的P-阱、P+、N+埋层... 详细信息

将高压mosFETs器件集成到低压Cmos数字和模拟电路中的应用越来越频繁。文章参考了Parpia提出结构,将高压Nmos、Pmos器件制作在商用3.3V/5V 0.5μmN-阱Cmos工艺中,没有增加任何工艺步骤,也没有较复杂BiCmos工艺中用到的P-阱、P+、N+埋层,使用了PT注入。通过对设计结构的PCM测试,可以得到高压大电流的Nmos管BVdssn>23V～25V,P管击穿BVdssp>19V。同时,文章也提供了高压器件的设计思路和结果描述。

关键词：高压mos器件低压mos器件 0.5μm Cmos工艺工艺兼容技术

来源：

维普期刊数据库

同方期刊数据库评论

在线全文

学校读者我要写书评

暂无评论

欢迎您,

建议与咨询留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

时间限定

文献类型

馆藏选择

核心期刊

语言

文献类型

帮助

文字说明：

检索规则说明：

检索范例：

分类表

所选分类

限定检索结果

文献类型

馆藏范围

日期分布

学科分类号

主题

机构

作者

语言

在线全文

在线全文

请选择保存的检索档案：

请选择收藏分类：

通借通还

欢迎您,

建议与咨询 留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

时间限定

文献类型

馆藏选择

核心期刊

语言

文献类型

帮助

文字说明：

检索规则说明：

检索范例：

分类表

所选分类

限定检索结果

文献类型

馆藏范围

日期分布

学科分类号

主题

机构

作者

语言

在线全文

在线全文

请选择保存的检索档案： 新增检索档案 确定 取消

请选择收藏分类： 新增自定义分类 确定 取消

通借通还

建议与咨询留下您的常用邮箱和电话号码，以便我们向您反馈解决方案和替代方法

请选择保存的检索档案：

请选择收藏分类：