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物联网轻量级认证加密算法ASCON的软硬件协同设计

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物联网学报 2022年第4期6卷 139-148页

作者：汪静何乐生李忠红李路迟杨航云南大学信息学院云南昆明650091 云南省高校物联网技术及应用重点实验室云南昆明650091

ASCON是2021年在NIST轻量级认证加密征集方案中最有希望成为国际标准的算法,该算法旨在物联网资源受限环境中获得最佳性能,在公开文献中还未见基于该算法的硬件IP核实现。提出了一种ASCON的软硬件协同实现方法,该方法通过S盒优化、先验... 详细信息

ASCON是2021年在NIST轻量级认证加密征集方案中最有希望成为国际标准的算法,该算法旨在物联网资源受限环境中获得最佳性能,在公开文献中还未见基于该算法的硬件IP核实现。提出了一种ASCON的软硬件协同实现方法,该方法通过S盒优化、先验计算和先进的流水线设计等硬件手段提升了ASCON在物联网安全认证应用中的速度,同时降低了内存占用。作为对比,在常见的物联网嵌入式处理器平台上软件移植了ASCON,结果显示所述方法的速度提升了7.9倍以上,而存储器的占用则降低了至少90%。所述方法可用于物联网安全专用集成电路或片上系统(SoC,system on a chip)的设计和实现。

关键词：物联网 ASCON 软硬件协同设计硬件IP核 FPSoC

基于MPSoC的疲劳驾驶检测软硬件协同设计

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基于MPSoC的疲劳驾驶检测软硬件协同设计

作者：刘为壮大连海事大学

学位级别：硕士

随着汽车保有量的不断增加,交通事故带来的安全问题日益突出,给人们的生命和财产造成重大威胁。据统计,疲劳驾驶是引发交通事故的主要因素之一,因此设计一款检测准确率高、实时性好、便携式的疲劳驾驶检测系统具有重要意义。本文选用Xil... 详细信息

随着汽车保有量的不断增加,交通事故带来的安全问题日益突出,给人们的生命和财产造成重大威胁。据统计,疲劳驾驶是引发交通事故的主要因素之一,因此设计一款检测准确率高、实时性好、便携式的疲劳驾驶检测系统具有重要意义。本文选用Xilinx ZCU102开发板,其核心芯片为MPSoC系列的xczu9eg-2ffvb1156e,MPSoC芯片结构是FPGA+ARM。ARM精于控制和搭建操作系统,FPGA具有强大的并行处理能力,采用软硬件协同设计思想实现疲劳驾驶检测系统,可以充分发挥ARM和FPGA的各自优点,本文主要工作有:(1)采用Xilinx深度学习处理单元(Deep Learning Processor Unit,DPU)将人脸和人眼特征点检测卷积神经网络(Convolutional neural network,CNN)成功部署到FPGA上。首先使用深度神经网络开发套件(Deep Neural Network Development Kit,DNNDK)工具对CNN模型进行量化与编译,并根据量化编译过程中的问题,调整优化CNN中网络特征。人脸检测选用VGG-SSD网络结构,针对DPU所支持的网络特征有限的问题,将原网络中的归一化层调整为卷积、批量归一化和激活函数网络特征层串联结构,保证和其他卷积层有着相同的规模,从而不改变网络整体结构,增加算法的鲁棒性。人眼特征点检测采用Le Net网络结构,在原网络中添加卷积和下采样层,并将其中的卷积层采用双层卷积结构,增加网络学习能力和收敛速度。采用Caffe架构进行VGG-SSD人脸和Le Net人眼特征点检测算法的实现、训练与测试。对CNN浮点模型采用剪枝与量化,减少模型的资源占用和计算量。(2)硬件部分主要包括人脸和人眼特征点检测DPU IP设计与配置、AXI端口管理器和Display Port接口等模块。其中,DPU IP选择并行度最大的硬件架构,利用双核DPU和深度流水结构,提高数据吞吐量,并采用通道增强加快DPU执行速度。AXI端口管理器是ARM和FPGA之间的计算数据传输通道,Display Port接口是通过网线实现图像的高清显示,并基于DPU IP接口进行端口设置与连线。使用Vivado开发工具综合生成FPGA的硬件描述文件,为搭建嵌入式系统提供硬件驱动信息。(3)软件部分主要包括系统软件环境搭建、操作界面和疲劳特征检测程序设计等。使用Petalinux工具基于硬件描述文件搭建嵌入式系统,修改设备树、编译生成Linux内核和启动文件等,并在该系统下配置DNNDK以及相关运行库。疲劳特征检测主要包括人脸检测IP和人眼特征点检测IP调用等模块。在人脸和人眼特征点检测基础上,通过人眼长宽比判断人眼睁闭状态,并结合PERCLOS准则判断驾驶员疲劳状态。本文采用软硬件设计思想在Xilinx ZCU102平台实现了疲劳驾驶检测系统。实验结果表明,系统具有实时性好、便携性等特点。本文所采用的方法可应用于计算量更大的CNN模型,对将PC机上的目标检测、分类、识别等CNN移植到嵌入式设备具有很好的借鉴意义。

关键词：疲劳驾驶检测 CNN DPU MPSoC 软硬件协同设计

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基于Zynq的XMSS算法软硬件协同设计

基于Zynq的XMSS算法软硬件协同设计

作者：吴健浙江大学

学位级别：硕士

随着万物互联时代的来临,大量联网的嵌入式设备的安全性对信息安全至关重要。为了安全性考虑,一般在嵌入式设备上部署加密算法进行保密通信和身份验证,但大部分嵌入式设备的计算资源通常受到限制。目前已经被国际互联网工程任务组标准... 详细信息

随着万物互联时代的来临,大量联网的嵌入式设备的安全性对信息安全至关重要。为了安全性考虑,一般在嵌入式设备上部署加密算法进行保密通信和身份验证,但大部分嵌入式设备的计算资源通常受到限制。目前已经被国际互联网工程任务组标准化的后量子密码算法之一的XMSS（e Xtended Merkle Signature Scheme）数字签名算法需要执行数万次HASH计算以生成密钥对、签名和验证,并且需要足够的内存来存储相对较大的签名。因此,在资源受限的嵌入式设备上高效地运行此类后量子密码算法是很困难的。针对这一痛点,本文设计一种基于Zynq的软硬件协同加速计算系统,具体工作如下:（1）设计并在FPGA里实现了针对XMSS算法的硬件加速模块。硬件加速模块包括三个硬件加速算子模块和选择模块,其中三个硬件加速算子分别加速官方软件代码里三个运行时间较长的函数,选择模块将当前的数据流选择输入至对应的加速算子。（2）设计并实现了针对硬件加速模块的软件端控制模块。软件端控制模块包括软件端发送和接收数据模块与输入数据帧构建模块。其中输入数据帧构建模块功能为设计能够被相应的硬件加速算子模块识别的帧头和结构。（3）在Zynq平台完成了整个软硬件协同加速计算系统的搭建。利用了Zynq特殊的ARM+FPGA的架构,使用AXI4总线和DMA进行数据交换。其中硬件加速模块部署在FPGA上,软件端控制模块以及XMSS算法的一部分部署在ARM上。结果表明,本系统可在Zynq-7000系列的嵌入式平台上实现加速计算XMSS算法。本系统HASH运算采用SHA256算法,当Merkle树高h=10,Winternitz参数=16时,运行频率为156 MHz,消耗7723个FF和13547个LUT,生成密钥对、签名和验签阶段分别耗时5.21秒、14.8毫秒和6.19毫秒,相对于使用纯软件方式运行此算法,带来24.4、17.2和8.71的加速比。

关键词：后量子密码 XMSS算法软硬件协同设计 FPGA Zynq

基于平衡多头自注意力的视觉Transformer模型的软硬件协同设计

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基于平衡多头自注意力的视觉Transformer模型的软硬件协同设计

作者：许典武汉科技大学

学位级别：硕士

Transformer模型已经在自然语言处理领域内得到了广泛的应用,并且已经拓展到了计算机视觉领域。随着对视觉Transformer模型研究的深入,研究者们对该模型的关注点不仅仅在于提升该模型的推理精度,同时也开始关注该模型的资源利用率、吞... 详细信息

Transformer模型已经在自然语言处理领域内得到了广泛的应用,并且已经拓展到了计算机视觉领域。随着对视觉Transformer模型研究的深入,研究者们对该模型的关注点不仅仅在于提升该模型的推理精度,同时也开始关注该模型的资源利用率、吞吐量和时延等在实际场景中至关重要的指标。虽然能通过软件优化利用GPU的高并行度的特点提升该模型的运行效率,但是缺乏对该模型算法模块的定制化支持。另外,对该模型进行硬件结构设计仍然存在着运算量巨大的问题。综上所述,单纯的软件优化方法和硬件结构设计并不能充分优化该模型的多个推理指标。为了解决上述视觉Transformer在软件优化和硬件设计上面的问题,本文提出了一个视觉Transformer模型的软硬件协同设计方案,将软件和硬件进行一个整体来设计。从软件角度,采用线性分割和平衡自注意力的方法,减少了模型的推理时间。并使用基于窗口的局部注意力方法,减少了软件模型的计算量。使用混合精度的方法,在小幅精度损失的情况下,获得更少的参数存储量和硬件部署资源消耗。从硬件角度,针对多头自注意力模块和位图处理模块等设计了对应的硬件结构,并根据软件模型需求优化了中间数据和模型参数存储形式。最后在Xilinx Zynq Ultra Scale+MPSoC ZCU102上面用本文优化的视觉Transformer模型与其他硬件加速设计进行实验。在与NPE、FQ-BERT和VAQF的对比当中,本文的实现在单位DSP的FPS上均有提升。特别是与VAQF相比,在FPS和FPS/DSP上面分别拥有2.3倍和63倍的提升效果。

关键词：软硬件协同设计视觉Transformer模型模型加速 FPGA

基于FPGA的深度学习软硬件协同设计的仿真实现

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基于FPGA的深度学习软硬件协同设计的仿真实现

作者：周围电子科技大学

学位级别：硕士

深度学习网络复杂度随着研究进展日益增加,作为深度学习的重要分支,卷积神经网数据量与计算量也与日俱增,各种加速平台应运而生。为使得卷积神经网络能够应用在低功耗、高并行度的嵌入式场景,本文致力于研究实现一种基于FPGA的深度学习... 详细信息

深度学习网络复杂度随着研究进展日益增加,作为深度学习的重要分支,卷积神经网数据量与计算量也与日俱增,各种加速平台应运而生。为使得卷积神经网络能够应用在低功耗、高并行度的嵌入式场景,本文致力于研究实现一种基于FPGA的深度学习软硬件协同设计的方法,并基于此实现了YOLOV3-Tiny算法。在对YOLOV3-Tiny网络结构研究后,本文对卷积核参数进行了融入BN层与16bit定点量化操作。本文根据软硬件各自的优势,进行了人工软硬件任务划分,让软件端负责系统控制与适合CPU串行处理的任务,让硬件端负责计算密集型、并行度高的任务。针对PL端任务,本文使用了Vivado HLS高层次综合工具,实现了PL端的加速模块IP核设计与封装,并优化了特征图与卷积核参数的存储方式,使用了多通道传输与乒乓缓冲进一步减少了系统时延;针对PS端任务,本文在Vivado SDK环境下编写了相应的软件驱动,分别实现了图片输入、数据控制与检测输出模块。最终本文基于ZYNQ7035搭建了软硬件协同目标检测系统,该系统在coco测试集下系统性能达到了27.52GOPS,是CPU(Interi5-9300H)的33倍,是ARM(Cortex A9)的707倍,是GPU(GTX 1660 Ti)的0.16倍。性能功耗比达到了12.8GOPS/W,达到了CPU(Interi5-9300H)的58倍,ARM(Cortex A9)的984倍,GPU(GTX 1660 Ti)的25倍,达到了低功耗高性能的目的。

关键词：深度学习卷积神经网络软硬件协同设计

基于FPGA的同态加密加速器软硬件协同设计方法研究

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基于FPGA的同态加密加速器软硬件协同设计方法研究

作者：韩明钦山东大学

学位级别：硕士

在人工智能和大数据时代,数据隐私成为一个至关重要的问题。用户将私有数据移交给第三方服务器执行计算任务时,往往更为关注整个运算过程的隐私性。全同态加密(Fully homomorphic encryption,FHE)作为一种十分有前景的数据隐私保护技术... 详细信息

在人工智能和大数据时代,数据隐私成为一个至关重要的问题。用户将私有数据移交给第三方服务器执行计算任务时,往往更为关注整个运算过程的隐私性。全同态加密(Fully homomorphic encryption,FHE)作为一种十分有前景的数据隐私保护技术,可以在密文数据上进行完整计算,从而保障用户的隐私。然而,同态加密中多项式的数据表示形式以及复杂的算法导致了计算量的急剧增加,这限制了将全同态加密技术大规模应用到现实世界中,尤其是一些对实时性需求较高的场景,例如深度学习推理等。此外,全同态加密应用往往有多个设计目标,例如安全级别、近似误差以及任务执行的延迟等,庞大的设计空间也给编程人员带来了挑战。设计高性能且灵活的全同态加密加速器一直是学术界和工业界共同追求的目标,目前需要—套完整的同态加密加速器设计框架来为编程人员提供便利。在本文中,我们提出了一个FPGA加速器软硬件协同设计框架来实现基于CKKS(Cheon-Kim-Kim-Song)方案的全同态加密技术。本文指出了 KeySwitch操作是FHE计算的主要性能瓶颈,在此基础上提出了一种低延迟的KeySwitch模块设计,缓解了KeySwitch操作内部的数据依赖。与最先进的基于Verilog的基于FPGA的KeySwitch架构相比,提出的基于高级综合(High Level Synthesis,HLS)的设计减少了 48%的操作延迟。基于高级综合技术的设计,使我们能够更为方便灵活地更改全同态加密参数及加速器架构参数,从而进行设计空间探索。本文提出了一个自动设计空间探索框架,为给定的应用程序内核和目标FPGA(Field Programmable Gate Array)设备生成最佳的加密参数和加速器。通过在不同FPGA设备上运行一组真实同态加密应用程序内核,实验结果表明基于高级综合设计的灵活设计框架在安全性、近似误差和总体性能方面与固定参数同态加密加速器设计相比有着更好的性能表现。

关键词：同态加密加速器 FPGA 设计空间探索软硬件协同设计

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系统虚拟化中指令去特权化的软硬件协同设计

高技术通讯 2012年第11期22卷 1149-1154页

作者：台运方蔡万伟刘奇张戈章隆兵中国科学院计算机系统结构重点实验室北京100190 中国科学院计算技术研究所北京100190 中国科学院研究生院北京100049 龙芯中科技术有限公司北京100190 中国科学院重庆绿色智能技术研究院电子所重庆401122

提出了一种软硬件协同设计的去特权化方式，用来减少系统虚拟机中特权指令和敏感指令产生的额外开销。其主要思想是使用修改操作系统源代码的软件去特权化方式减少敏感指令的额外开销，使用修改硬件方式减少非敏感指令的特权指令的额外... 详细信息

提出了一种软硬件协同设计的去特权化方式，用来减少系统虚拟机中特权指令和敏感指令产生的额外开销。其主要思想是使用修改操作系统源代码的软件去特权化方式减少敏感指令的额外开销，使用修改硬件方式减少非敏感指令的特权指令的额外开销。两者配合使用可最大限度减少虚拟机中这两类指令的额外开销，从而能提高系统虚拟机性能。在MIPS架构CPU的测试板上的实验显示，使用这种方法之后虚拟机的特权指令和敏感指令造成的异常数减少了近97％，同时SPECCINT2000测试集中大部分程序性能提升100％以上。

关键词：虚拟化去特权化软硬件协同设计特权指令敏感指令

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二进制翻译控制转移的软硬件协同设计

高技术通讯 2012年第6期22卷 583-588页

作者：郝守青刘奇沈海华章隆兵中国科学院计算机系统结构重点实验室北京100190 中国科学院计算技术研究所北京100190 中国科学院研究生院北京100049 北京龙芯中科技术服务中心有限公司北京100190

针对控制转移开销是影响二进制翻译和优化系统性能的主要因素，进行了提高二进制翻译优化系统性能的研究，提出并实现了硬件设计开销较小的基于硬件内容可寻址存储器（CAM）机制的软硬件协同设计方法。通过实验充分分析了CAM大小、软件... 详细信息

针对控制转移开销是影响二进制翻译和优化系统性能的主要因素，进行了提高二进制翻译优化系统性能的研究，提出并实现了硬件设计开销较小的基于硬件内容可寻址存储器（CAM）机制的软硬件协同设计方法。通过实验充分分析了CAM大小、软件替换算法对CAM命中率的影响，并根据分析提出了一种新颖的、软硬件结合的降低CAM访问缺失率的方法。该方法相对于传统的软件和硬件优化方法，硬件实现及验证复杂度低且优化效果明显。实验结果表明该方法使得二进制翻译系统整体性能提高了13．44％。该方法已实际应用于龙芯x86二进制翻译系统中。

关键词：软硬件协同设计二进制翻译和优化控制转移龙芯指令集架构(ISA)

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嵌入式系统软硬件协同设计中的快速样机平台

计算机辅助设计与图形学学报 2003年第7期15卷 778-782页

作者：吴百锋彭澄廉孙晓光复旦大学计算机与信息技术系上海200433

提出一种嵌入式系统软硬件协同设计的快速样机平台设计方案 ,该方案使用系统级可编程芯片和处理机软核技术来构成快速样机平台所需的FPGA阵列和规模可调的处理机 ,以此实现软硬件的更紧密灵活的耦合和更小的通信延迟可重构逻辑的应用... 详细信息

提出一种嵌入式系统软硬件协同设计的快速样机平台设计方案 ,该方案使用系统级可编程芯片和处理机软核技术来构成快速样机平台所需的FPGA阵列和规模可调的处理机 ,以此实现软硬件的更紧密灵活的耦合和更小的通信延迟可重构逻辑的应用使得该快速样机平台具有简单规整的结构 ,一方面使得快速样机平台之间的扩展连接更为容易。

关键词：嵌入式系统软硬件协同设计处理器硬核软核