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基于SMT约束求解器的Verilog组合电路等价性验证

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基于SMT约束求解器的Verilog组合电路等价性验证

作者：曾海林吉林大学

学位级别：硕士

随着集成电路的规模增长、复杂度的日益提高，使用传统的基于模拟的方法进行验证已经无法满足开发大型硬件系统的需要。作为模拟验证方法的补充和完善，形式化验证方法使用数理逻辑来对系统进行建模和推理，进而严格地证明系统是否满足... 详细信息

随着集成电路的规模增长、复杂度的日益提高，使用传统的基于模拟的方法进行验证已经无法满足开发大型硬件系统的需要。作为模拟验证方法的补充和完善，形式化验证方法使用数理逻辑来对系统进行建模和推理，进而严格地证明系统是否满足特定的设计规范。形式化的验证方法的优点在于它是完备的，不会遗漏掉边角情况。形式化验证方法是现代集成电路系统开发中必不可少的验证手段，对其加以进一步的研究，具有重要的意义。形式化验证技术主要包括模型检测(模型检验)、定理证明，以及等价性验证。本文研究的主要内容是针对组合电路的等价性验证。在等价性验证这个问题上，之前大多数相关的工作都是使用二叉决策图(BDDs)以及其它布尔表示形式来形式化和求解问题。这些方法都是基于位级的(bit level)，必须将系统转换到一位一位的布尔变量表示。而实际的算术电路中包含了字级的(word level)算术操作，转换过程会将设计中的这些高层规格说明信息丢失。为了克服这个缺点，以充分利用高层的信息，字级的证明方法相继出现了。比如字级决策图(WLDD)，带权值的广义表(WGL)，以及可满足性模理论(SMT)。利用可满足性模理论可以有效地处理包含字级的算术操作以及位级的布尔逻辑的设计的验证问题。本文提出一种使用基于字级的约束求解器判定两个组合电路是否等价的方法。首先，使用前端的词法和语法分析程序读入待验证的参考和实现电路，经过细化解析之后，提取各自的形式化模型。然后，由这两个模型满足的约束关系构造出联接电路(Miter)并交给后端的SMT求解器。我们通过使用静态单赋值形式提取Verilog程序的形式化模型，并结合基于字级的约束求解器STP，实现了针对Verilog组合电路的等价性验证工具。实验结果表明该方法可以有效利用字级的信息，并能有效避免内存爆炸问题。在实际待验证的两个电路中，通常存在一些内部等价点。基于结构的组合电路等价性验证方法在两个电路中寻找出这种结构相似性关系，然后利用这些信息简化验证问题。其中的一种基于结构的方法就是在电路的内部引入割点(cut-points)。通过将一部分子电路替换成割点，也就是把它看成是电路的输入，然后使用这些割点组成的集合重新构造电路，使得电路的表示形式大大减小，从而降低内存的使用，提高等价性验证工具能够验证的规模。这个化简的过程相当于将原始电路对应位置的取值放宽了，所以，如果化简之后的电路等价，则原始电路等价。否则，我们可以得到一组反例，也就是化简之后的电路的输入的赋值组合。如果原始电路在这些位置能够取到这组值，则原始电路不等价。否则，说明这个反例是假的。原始电路等价，而化简之后的电路不等价，这就是误判问题。在基于割集的等价性验证方法中，误判的发生是很常见的。一种消除误判的方法是选择一部分割点，将它替换为原来的子电路。经过若干次这样的迭代，直到证明出电路等价，或者反例是真的，也就是电路不等价。本文提出了一种当误判发生时，选择还原的割点的策略。通过不可满足核找出误判发生的根本原因，也就是找出导致误判的一组割点的集合，只还原这些割点，从而减少无关的割点的还原，以及迭代的次数。

关键词：组合电路等价性验证形式化验证字级可满足性模理论

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组合电路的主值、主值故障及其测试生成

哈尔滨船舶工程学院学报 1990年第3期11卷 301-309页

作者：郑光华哈尔滨船舶工程学院计算机与信息科学系

对组合电路连线上的信号值提出用主值Z和辅值F表示,并提出用主值故障和辅值故障表示组合电路中的固定型故障模型.文中阐述了对主值故障进行测试生成的原理方法.该方法使各类基本门电路具有统一形式的功能描述,适用于由多种类型基本门电... 详细信息

对组合电路连线上的信号值提出用主值Z和辅值F表示,并提出用主值故障和辅值故障表示组合电路中的固定型故障模型.文中阐述了对主值故障进行测试生成的原理方法.该方法使各类基本门电路具有统一形式的功能描述,适用于由多种类型基本门电路构成的组合电路.

关键词：组合电路真值表计算机测试

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组合电路中短路故障和固定型故障的测试

应用科学学报 1984年第3期 233-240页

作者：徐拾义,STEPHEN Y.H.SU 上海科学技术大学美国纽约州立大学

本文主要研究数字电路输入和输出端之间的反馈短路故障(feedback bridging fault,简称FBF)及其测试方法.利用一个新的时序机模型提出了一个带有反馈短路故障电路产生振荡或变成一个稳定异步时序电路的充分必要条件.证明了在任何组合电路... 详细信息

本文主要研究数字电路输入和输出端之间的反馈短路故障(feedback bridging fault,简称FBF)及其测试方法.利用一个新的时序机模型提出了一个带有反馈短路故障电路产生振荡或变成一个稳定异步时序电路的充分必要条件.证明了在任何组合电路中,只需两个测试码便能测试出所有可能的初级输入与输出端之间的短路故障.其次,证明了检测固定型故障的测试码(集)也能检测反馈短路故障。同时提出了一个产生完全测试集的方法,它可以同时测试无扇出(fan-out free)电路中的固定型和短路型故障.

关键词：短路故障引线 FBF 输出端所有扇出电路逻辑电路组合电路组合逻辑电路

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组合电路伪穷举测试的一种生成算法

哈尔滨船舶工程学院学报 1989年第2期10卷 205-216页

作者：郑光华哈尔滨船舶工程学院计算机与信息科学系

提出一种基于电路结构的伪穷举测试生成算法,通过对待测电路的逐步二块划分和对各个子电路的穷举测试,形成待测电路的伪穷举测试集.本算法从实际应用出发,基于电路结构进行选优划分,算法简单,运行速度快.通过这一算法,伪穷举测试能够实... 详细信息

提出一种基于电路结构的伪穷举测试生成算法,通过对待测电路的逐步二块划分和对各个子电路的穷举测试,形成待测电路的伪穷举测试集.本算法从实际应用出发,基于电路结构进行选优划分,算法简单,运行速度快.通过这一算法,伪穷举测试能够实现机器自动生成,并充分发挥了伪穷举测试的各项优点,因此具有一定的实用价值.

关键词：组合电路穷举测试测试生成

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组合电路可测试性技术的研究

电子测量技术 2007年第5期30卷 38-41页

作者：谢明恩于盛林南京航空航天大学自动化学院南京210016

随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(systemon a chip)中组合电路的可测试性设计方法变得越来越重要。本文采用内建自测试技术对组合电路进行可测试性设计,详细分析了组合电路内建自测试的实现原理。通过将测试... 详细信息

随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(systemon a chip)中组合电路的可测试性设计方法变得越来越重要。本文采用内建自测试技术对组合电路进行可测试性设计,详细分析了组合电路内建自测试的实现原理。通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效。最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX+plusⅡ将其实现。

关键词：组合电路内建自测试线性反馈移位寄存器

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组合电路内建自测试技术的研究

电子质量 2008年第12期 3-7页

作者：杨兴胡正伟华北电力大学电子与通信工程系河北保定071003

随着集成电路技术的发展,可测性设计在电路设计中占有越来越重要的地位,内建自测试作为可测性设计的一种重要方法也越来越受到关注。文中首先介绍了内建自测试的实现原理,在此基础上以八位行波进位加法器为例,详细介绍了组合电路内建自... 详细信息

随着集成电路技术的发展,可测性设计在电路设计中占有越来越重要的地位,内建自测试作为可测性设计的一种重要方法也越来越受到关注。文中首先介绍了内建自测试的实现原理,在此基础上以八位行波进位加法器为例,详细介绍了组合电路内建自测试的设计过程。采用自顶向下的设计方法对整个内建自测试电路进行模块划分,用VHDL语言对各个模块进行代码编写并在QuartusII软件环境下通过了综合仿真,结果表明此设计合理,对电路的测试快速有效。

关键词：内建自测试可测性设计行波进位加法器组合电路