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与工艺、电源电压和温度无关的低功耗振荡环设计

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固体电子学研究与进展 2010年第2期30卷 269-275页

作者：刘祥昕李文宏复旦大学专用集成电路与系统国家重点实验室上海201203

分析了传统片外时钟和片内时钟各自的特点和应用背景,在Chartered 0.35μm CMOS工艺下实现了一个低功耗PVT（工艺、电源电压、温度无关）振荡环,对片内时钟的稳定性和功耗进行改进。该振荡环无需精准的电压源,采用了误差补偿技术,通过... 详细信息

分析了传统片外时钟和片内时钟各自的特点和应用背景,在Chartered 0.35μm CMOS工艺下实现了一个低功耗PVT（工艺、电源电压、温度无关）振荡环,对片内时钟的稳定性和功耗进行改进。该振荡环无需精准的电压源,采用了误差补偿技术,通过偏置电压和延时单元的相互补偿,使得振荡频率对于工艺、温度和电源电压均有较大的容差能力。并且由于针对延时单元补偿的方式,令周期大小易于调整。蒙特卡罗仿真显示,工艺误差引起的偏差要比补偿前的偏差减小了60%。流片测试结果表明,在工作温度变化范围0~100°C时,振荡环输出的频率偏差为±3.22%;在电源电压变化范围为2.8~3.8 V时,振荡环输出的频率偏差为±3.36%;在电源电压3.3 V的情况下,整个芯片消耗的电流为950μA。

关键词：误差补偿振荡环工艺、电源电压、温度低功耗蒙特卡罗

0.0068mm^2自校准电路在锁相环中的应用(英文)

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北京大学学报（自然科学版） 2011年第1期47卷 29-34页

作者：郑佳鹏李伟杨翼马俊程程玉华王阳元北京大学信息科学技术学院微电子学研究院北京100871 中芯国际上海201203

提出了一种可供CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比,新的自校准方案不需要使用参考电压源,而且自校准过程内嵌在锁相环的锁定过程中,所以新的自校准方案减少了芯片的面积:与自校准有关电路的面积只有0.0068 ... 详细信息

提出了一种可供CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比,新的自校准方案不需要使用参考电压源,而且自校准过程内嵌在锁相环的锁定过程中,所以新的自校准方案减少了芯片的面积:与自校准有关电路的面积只有0.0068 mm2。所设计的PLL采用0.13μm CMOS工艺,工作频率范围在25～700MHz之间。测试表明,当压控振荡器工作在700 MHz的时候,其8倍降频之后的87.5 MHz输出信号的相位噪音在1MHz频率偏移处为-131dBc/Hz。

关键词：锁相环自校准振荡环

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基于抖动的高速真随机数发生器的设计和实现

核技术 2011年第7期34卷 556-560页

作者：张鸿飞王坚罗春丽崔珂姚志明梁昊金革中国科学技术大学近代物理系安徽省物理电子学重点实验室核探测与核电子学国家重点实验室合肥230026

针对当前真随机数生成器(TRNG)中存在的问题,基于振荡环中的抖动(Jitter)设计了一种高速真随机数发生器,通过二次采样来改善随机数的随机性以及输出的稳定性,采用基于线性反馈移位寄存器(LFSR)的后处理,以很小的硬件代价改善了随机数的... 详细信息

针对当前真随机数生成器(TRNG)中存在的问题,基于振荡环中的抖动(Jitter)设计了一种高速真随机数发生器,通过二次采样来改善随机数的随机性以及输出的稳定性,采用基于线性反馈移位寄存器(LFSR)的后处理,以很小的硬件代价改善了随机数的统计特性。本设计在Altera Cyclone III的FPGA(Field Programmable Gate Array)板上实现,通过通用串行总线(USB)与计算机通讯,得到速率达到20 Mbps的高速真随机数发生器。

关键词：真随机数现场可编程逻辑阵列(FPGA) 振荡环抖动后处理

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高精度混合型DPWM设计和实现

Journal of Semiconductors 2007年第6期28卷 967-974页

作者：周熙郭健民李文宏复旦大学专用集成电路国家重点实验室上海201203

介绍了一种应用于DC-DC数字控制芯片的混合型数字脉宽调制器(DPWM)设计,该DPWM结合了振荡环和计数器的设计,在Chartered0.35μm2P4M CMOS工艺下经过流片验证.测试结果表明,该芯片实现了950kHz的4相PWM输出,可以实现11bit(即1/2048)的精... 详细信息

介绍了一种应用于DC-DC数字控制芯片的混合型数字脉宽调制器(DPWM)设计,该DPWM结合了振荡环和计数器的设计,在Chartered0.35μm2P4M CMOS工艺下经过流片验证.测试结果表明,该芯片实现了950kHz的4相PWM输出,可以实现11bit(即1/2048)的精度,每相之间的相差为90°.该设计能实际应用于DC-DC数字控制芯片.

关键词： DPWM 振荡环混合模式

一种低开销的旁路重构RO的片上老化测量方案

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微电子学 2022年第6期52卷 1090-1095页

作者：马俊祥梁华国李丹青易茂祥鲁迎春蒋翠云合肥工业大学微电子学院合肥230009 合肥工业大学数学学院合肥230009

芯片老化引发的可靠性问题日益严重,会降低芯片性能,最终可能导致芯片失效。针对已有的芯片老化测量结构硬件开销大、影响关键路径时序等问题,提出了一种低开销的旁路重构振荡环的片上老化测量方案。实验结果表明,相比现有方案,该方案... 详细信息

芯片老化引发的可靠性问题日益严重,会降低芯片性能,最终可能导致芯片失效。针对已有的芯片老化测量结构硬件开销大、影响关键路径时序等问题,提出了一种低开销的旁路重构振荡环的片上老化测量方案。实验结果表明,相比现有方案,该方案硬件开销降低了63.2%,在性能上平均提高了15.7%,并且老化在线测量误差较小,仅为2%。

关键词：关键路径时序旁路重构振荡环老化测量方案

FROPUF:从基于FPGA的震荡环PUF中提取更多的熵

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信息安全学报 2018年第1期3卷 16-30页

作者：李昌婷章庆隆刘宗斌荆继武中国科学院信息工程研究所北京中国100093 中国科学院大学北京中国100049

FPGA平台上基于振荡环的物理不可克隆方法(Ring Oscillator based Physically Unclonable Function,以下简称RO PUF)以其简洁的架构和优良的属性而备受青睐。但是常用的RO PUF结构只能通过比较一对振荡环的频率,从两个振荡环里提取到1... 详细信息

FPGA平台上基于振荡环的物理不可克隆方法(Ring Oscillator based Physically Unclonable Function,以下简称RO PUF)以其简洁的架构和优良的属性而备受青睐。但是常用的RO PUF结构只能通过比较一对振荡环的频率,从两个振荡环里提取到1比特的熵。在很多应用中,尤其是基于PUF技术的密钥生成和随机数生成中,PUF响应能够保证提供足够的熵至关重要,为此,RO PUF需要部署大量的振荡环从而会消耗更多的资源。硬件资源利用率的低下极大限制了RO PUF的应用范围,尤其是资源受限的情景。针对这个问题,我们提出了一种简洁高效的方法,通过利用可编程延迟线(Programmable Delay Line,PDL)对延迟路径的精细控制,可以从每个振荡环中提取到相当于目前最优方案6倍的熵。我们将这种新型RO PUF结构命名为深度RO PUF(Further RO PUF)。本文不仅详细介绍了如何利用从实现振荡环的查找表(Look Up Table,LUT)中推导出的潜在随机变量,还展示更深层的制造差异变量是如何通过类似于高阶差分算法来提取的。除此之外,我们还建立了模型进行仿真并在Xilinx Virtex-6和Zynq-7000系列评估板上进行了实验,通过展示仿真和实验结果的一致性来证明我们所提出方法的有效性和正确性。

关键词： PUF 振荡环熵高阶差分可编程延迟线 FPGA

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一种低功耗高可靠性的RO PUF设计

一种低功耗高可靠性的RO PUF设计

作者：柏京东南大学

学位级别：硕士

近几年,基于振荡环的物理不可克隆函数(Ring Oscillator PUF,RO PUF)被应用于密钥生成等安全领域,其由工艺偏差确定的内在物理特征使得其在相同的激励下产生不同的响应位,提高了系统的安全性。同时,基于振荡环的物理不可克隆函数,电路... 详细信息

近几年,基于振荡环的物理不可克隆函数(Ring Oscillator PUF,RO PUF)被应用于密钥生成等安全领域,其由工艺偏差确定的内在物理特征使得其在相同的激励下产生不同的响应位,提高了系统的安全性。同时,基于振荡环的物理不可克隆函数,电路结构简单,熵值易于计算,容易在FPGA平台和ASIC平台上实现。但其功耗较大,可靠性易受环境因素(温度)和老化影响。本文分别从电路级别和架构级别出发提出了衬底电压和应力动态调整的ABRO和低功耗高频率差的RO PUF架构,能够在较低的功耗下有效地降低温度和老化对可靠性的影响。衬底电压和应力动态调整的ABRO主要是通过衬底偏置效应动态调整振荡环中反相器的阈值电压来抵消温度所引起的漏电流变化,同时应力动态调整单元通过使不工作的振荡环进入睡眠状态以及降低有效电源电压来降低老化对可靠性的影响。低功耗高频率差的RO PUF架构主要是通过电源电压控制模块,根据初始响应位将低频的振荡环电源电压降低,使得低频振荡环的频率曲线下移,增加了振荡环之间的频率差,以及使用邻近检测电路剔除频率差较小的激励响应对。从而降低频率曲线发生交叉的可能性,提高可靠性。本文基于SMIC 40nm的工艺,在Cadence Virtuoso环境下搭建基于本文方案的RO PUF、ARO PUF、BCO PUF、CS RO PUF和两种FTL RO PUF六种RO PUF电路并进行仿真。使用蒙特卡洛仿真模拟芯片间的工艺偏差收集响应位,使用Matlab处理后获得六种RO PUF的唯一性和温度可靠性。在仿真老化对可靠性的影响时,先使用Relxpert仿真器提取受老化影响后的网表,再对带有和未带有老化影响参数的网表进行蒙特卡洛仿真,最后使用Matlab程序计算老化可靠性。实验表明,集成衬底电压和应力动态调整的ABRO阵列以及低功耗高频率差的RO PUF架构的RO PUF达到99.8%的温度可靠性和99.37%的老化可靠性。最后本文在SMIC 40nm 1P7TM工艺下,对集成了全定制ABRO阵列和半定制测试电路的顶层设计进行物理实现,并进行后仿得到了每生成一个响应位所消耗的功耗为34.98μW,相对CMOS RO PUF降低了87.24%。

关键词：振荡环物理不可克隆函数唯一性可靠性老化频率差

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基于锁相环的真随机数IP核设计

基于锁相环的真随机数IP核设计

作者：蒋文雄江苏科技大学

学位级别：硕士

随机数序列在科学研究和工程技术等方面得到了广泛的应用，其作用越来越重要。现场可编程门阵列(Field Programmable Gate Array, FPGA)技术为集成随机数发生器提供了条件。现有的真随机数发生器大多基于外界物理随机源开展研究，这类... 详细信息

随机数序列在科学研究和工程技术等方面得到了广泛的应用，其作用越来越重要。现场可编程门阵列(Field Programmable Gate Array, FPGA)技术为集成随机数发生器提供了条件。现有的真随机数发生器大多基于外界物理随机源开展研究，这类真随机数发生器的缺点是序列生成速度慢，随机性差。有学者提出了混合随机数发生器的设计策略，提高了生成序列的随机性，但序列的生成效率并未改善。本文依据振荡采样的方法，设计了一种基于锁相环(PLL)的真随机数发生器(PLL-TRNG)，以IP核的方式实现，在保证生成序列的随机性的前提下，提高了序列的生成效率和系统安全性。本文分析了随机数产生的一般方法和它们各自的特点，以较常用的物理随机源——振荡环(Ring Oscillator)为基础，比较了采用PLL、RO分别作为随机源产生随机序列的特点和性能差异;分析了不同采样频率下两种真随机数发生器的性能;对所产生的随机序列进行后处理，消除偏差;对随机序列进行了统计测试与分析。测试表明，在工作频率低于1MHz或高于50MHz的情况下，PLL较RO方法产生随机数性能更优。 PLL-TRNG达到了预期设计目标，在不影响随机序列统计特性的情况下，极大地提高了随机序列生成速率，具有良好的应用价值。

关键词：随机数发生器现场可编程门阵列锁相环振荡环 IP核

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复用BIST的数字电路老化测量技术研究

复用BIST的数字电路老化测量技术研究

作者：马俊祥合肥工业大学

学位级别：硕士

随着集成电路的不断发展、工艺尺寸的不断降低使得芯片的集成度越来越高,芯片的可靠性变得至关重要。老化是导致芯片性能降低,寿命缩短的重要因素,在芯片的生命周期内,老化使得芯片延时增加,当超过一个时钟周期时,芯片的功能发生故障,... 详细信息

随着集成电路的不断发展、工艺尺寸的不断降低使得芯片的集成度越来越高,芯片的可靠性变得至关重要。老化是导致芯片性能降低,寿命缩短的重要因素,在芯片的生命周期内,老化使得芯片延时增加,当超过一个时钟周期时,芯片的功能发生故障,最终导致芯片失效。老化已经成为集成电路安全领域一个重要的挑战。因此针对集成电路老化可能发生的时序错误,避免引起严重的功能故障,本文对精确测量集成电路的老化程度进行了研究。集成电路老化导致电路时序发生违规,针对老化的测量主要集中在关键路径的时序问题,选择准确的关键路径对测量老化至关重要的。电路中的路径数量非常多,难以精确选择出少量具有代表性的关键路径,而全部监测存在较大的面积开销和成本。目前所存在的关键路径选择方法仍存在监测数量大、关键路径之间存在相关性而导致测试路径冗余、所选路径非代表性关键路径等问题。同时,电路老化的监测能避免电路因时序违规导致采集到错误的数据而引发电路故障。针对目前老化测试结构存在硬件开销大、监测结果不准确和降低电路性能等问题,本文提出了以下解决方案:(1)为了降低硬件开销并且提高老化监测的准确性,给出了一种基于相关性筛选和扇出过滤的关键路径选择方案,旨在选出数量最少、最有代表性的关键路径。通过对时序余量小于时钟周期20%的路径进行相关性和扇出筛选,选择出代表性的关键路径。(2)针对已有结构影响关键路径时序问题,提出了一种旁路结构将关键路径构造为RO。首先对关键路径首个门进行替换,通过传输门或带控制端的反向器将增加的旁路引脚连接成环路。所设计结构对关键路径时序几乎没有影响。(3)针对已有结构硬件开销大和延时监测不准确问题,给出了一种复用内建自测试(built-in self-test,BIST)和旁路重构振荡环(oscillating ring,RO)的延时测量方案。复用BIST设计延时测量架构并构造关键路径为RO精确测量延时,评估电路的老化程度,降低硬件开销和测量结构的复杂度。实验结果表明,本文结构相比已有结构,硬件开销降低了63.2%,性能平均提高了15.7%,测量误差较小为2%,能精确测量关键路径延时,并对抗老化设计具有指导意义。

关键词：关键路径选择老化测量方案振荡环旁路重构关键路径时序