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一种测试SRAM失效的新型March算法

微电子学 2007年第3期37卷 330-333页

作者：须自明王国章刘战于宗光江南大学信息工程学院江苏无锡214000

随着工艺偏差的日益增加,新的失效机制也在亚100 nm工艺的CMOS电路里出现了,特别是SRAM单元。SRAM单元的故障由晶体管阈值电压Vt差异引起,而Vt差异又是由工艺偏差造成的。对于这类SRAM失效机制,需要把它映射成逻辑故障模型,并为检测出... 详细信息

随着工艺偏差的日益增加,新的失效机制也在亚100 nm工艺的CMOS电路里出现了,特别是SRAM单元。SRAM单元的故障由晶体管阈值电压Vt差异引起,而Vt差异又是由工艺偏差造成的。对于这类SRAM失效机制,需要把它映射成逻辑故障模型,并为检测出这类故障研究出新的March测试序列。针对这些逻辑故障模型,提出了一种新型的March算法序列;并通过验证,得到了很高的测试覆盖率。

关键词：失效机制 March测试序列工艺偏差 SRAM

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一种工艺误差校准的低功耗温度传感器

微电子学 2019年第3期49卷 360-365页

作者：张祎何洪楷赵野杨林中国科学院大学微电子学院北京100029 中国科学院微电子研究所北京100029 长江存储科技有限责任公司武汉430205

采用一种新的张弛振荡器,实现了一种不受工艺影响的低功耗片上温度传感器。将与温度成正比的电流输入到振荡器,产生与温度成正比的频率,再利用计数器来实现频率到数字的转换。振荡器通过数字逻辑产生两种模式,分别控制受温度控制的振荡... 详细信息

采用一种新的张弛振荡器,实现了一种不受工艺影响的低功耗片上温度传感器。将与温度成正比的电流输入到振荡器,产生与温度成正比的频率,再利用计数器来实现频率到数字的转换。振荡器通过数字逻辑产生两种模式,分别控制受温度控制的振荡器(TDO)和对温度不敏感的振荡器(TIO),这两种模式只需1个振荡器和1个计数器,减小了面积和功耗。采取工艺粗校准和工艺精校准两步校准,减小了工艺偏差。实验结果表明,经过两步校准后,在-40℃到120℃范围内,温度传感器的分辨率为0.08℃/LSB,温度传感器的最大误差为+0.35℃/-0.6℃。在1.2 V电源电压、120℃温度的条件下,电路总功耗仅为23μW。

关键词：温度传感器频率-数字转换器工艺偏差逻辑控制

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基于环形振荡器的硬件木马检测

微电子学与计算机 2018年第11期35卷 79-83,88页

作者：金瓯李磊周婉婷电子科技大学电子科学技术研究院四川成都611731

针对传统的边信道检测模型容易受到工艺偏差的影响,提出了一种集成在电路内部的检测方法,该方法将电路内部难以直接测量的待测信号转化直观的量化值输出,并通过后续的降噪、降维、分类算法的处理,实现硬件木马的检测.与传统信道检测方... 详细信息

针对传统的边信道检测模型容易受到工艺偏差的影响,提出了一种集成在电路内部的检测方法,该方法将电路内部难以直接测量的待测信号转化直观的量化值输出,并通过后续的降噪、降维、分类算法的处理,实现硬件木马的检测.与传统信道检测方法相比,本检测方法的最大特点是:(1)有效的避免工艺偏差的影响;(2)即使木马尚未激活也能检测木马的存在;(3)能实现对木马位置的定位.FPGA实验表明,对Trust-hub上的RS232木马电路能显著提高检测结果.

关键词：硬件木马工艺偏差环形振荡器边信道 FPGA

晶体管阈值电压偏差监测的测试芯片设计与研究

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晶体管阈值电压偏差监测的测试芯片设计与研究

作者：吕圣凯浙江大学

学位级别：硕士

现阶段集成电路发展已经迈入纳米时代,其设计规则、制造技术以及工艺流程都变得十分复杂。随着晶体管特征尺寸的不断缩小,集成电路制造技术满足了人们对芯片性能和功耗的需求,但是集成电路制造过程中存在的工艺偏差逐渐成为影响芯片可... 详细信息

现阶段集成电路发展已经迈入纳米时代,其设计规则、制造技术以及工艺流程都变得十分复杂。随着晶体管特征尺寸的不断缩小,集成电路制造技术满足了人们对芯片性能和功耗的需求,但是集成电路制造过程中存在的工艺偏差逐渐成为影响芯片可靠性和稳定性的重要因素。其中,晶体管的阈值电压易受到裸片内(Within Die,WID)工艺偏差的影响。晶体管的阈值电压是表征晶体管性能的关键参数,其偏差大小在一定程度上会影响功能芯片的鲁棒性。晶体管阈值电压偏差监测的测试芯片设计,不仅能为代工厂实现晶体管阈值电压偏差测量,而且有助于无晶圆厂芯片设计公司实现功能芯片可靠性和稳定性的实时监测。本文提出的测试芯片主要基于晶体管亚阈值漏电电流与晶体管阈值电压存在指数关系,利用环形振荡器结构,建立晶体管阈值电压偏差、晶体管亚阈值漏电电流和伪环形振荡电路周期三者之间的关系。通过依次选中伪环形振荡电路中的待测晶体管,获得不同待测晶体管选中时伪环形振荡电路周期的偏差值,从而得到特定尺寸下晶体管阈值电压的偏差值。本设计主要从以下几个方面入手,实现低面积成本、低功耗和高精度的晶体管阈值电压偏差监测:(1)引入基于计数器的可寻址电路设计;(2)在待测晶体管(Device under test,DUT)栅极引入微小的偏置电压,使待测晶体管的亚阈值漏电电流在总漏电电流中占主导地位,并使待测晶体管的漏电电流远远大于上拉或下拉网络中的漏电电流;(3)引入分模块法,估算每一模块中产生的等效系统误差。本设计在SMIC 55nm工艺下实现。仿真结果表明,芯片的测量精度在±3m V以内,并且在供电电压在±0.1V范围内,电压变化对测量精度没有影响。本设计实现两种晶体管尺寸的晶体管阈值电压偏差监测的测试芯片,其总面积为378)并且在1.2V的测试电压下,测试芯片的功耗为70nW。

关键词：亚阈值漏电电流伪环形振荡器阈值电压偏差工艺偏差高密度可寻址电路

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嵌入式双端口SRAM中读写干扰问题的研究

嵌入式双端口SRAM中读写干扰问题的研究

作者：杨琼华上海交通大学

学位级别：硕士

嵌入式静态随机存取存储器(SRAM)是现代SoC中的重要组成部分;伴随着工艺前进的脚步,对于SRAM的研究也从未终止过。其中双端口SRAM可以为系统提供更高的通信效率和并行性,随着系统吞吐率的提升,其应用也越来越广泛。针对双端口SRAM中的... 详细信息

嵌入式静态随机存取存储器(SRAM)是现代SoC中的重要组成部分;伴随着工艺前进的脚步,对于SRAM的研究也从未终止过。其中双端口SRAM可以为系统提供更高的通信效率和并行性,随着系统吞吐率的提升,其应用也越来越广泛。针对双端口SRAM中的读写干扰问题,本文对嵌入式SRAM的存储单元和外围电路做了全面的研究,清晰了SRAM读写操作的完整过程;从原理上对双端口SRAM中存在的读写干扰问题进行了分析,并针对台积电28 nm工艺的双端口SRAM系列(TSDN28HPM)中的一个实例进行了仿真分析,发现其在工艺的6σ偏差处存在严重的写干扰问题;对该写干扰做了进一步的详细分析,根据其特点提出了一种字线脉冲控制方法,从而解决了该问题。本文主要成果如下:首先,给出了28 nm工艺下嵌入式SRAM中灵活的跟踪电路和灵敏放大器的特性;其次,仿真得到了TSDN28HPM中由写干扰造成的写失败,以及该写干扰的时钟偏移相关性;最后,根据该时钟偏移相关性提出了一种字线脉冲控制策略,通过控制字线的起始有效时间和脉冲宽度解决了由写干扰造成的写入困难问题。采用台积电28 nm HPM制程,对电路在多个设计角进行了后端仿真验证,表明该方法可行有效。

关键词： SRAM 双端口SRAM 读写干扰工艺偏差字线脉冲

1 GHz 8位闪烁A/D转换器中的比较器设计

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微电子学 2005年第4期35卷 344-348页

作者：陈征宇张晓林张超北京航空航天大学电子与信息工程学院北京100076

文章从工艺偏差的角度入手,采用蒙特卡罗分析方法,结合独特的辅助电压源前置放大器,基于TSMC0.25μmCMOS工艺,对1GHz采样率8位A/D转换器中的比较器进行了设计,使之具有实际流片的可靠性。该比较器实现了单数据比较时间小于1ns,比较精度... 详细信息

文章从工艺偏差的角度入手,采用蒙特卡罗分析方法,结合独特的辅助电压源前置放大器,基于TSMC0.25μmCMOS工艺,对1GHz采样率8位A/D转换器中的比较器进行了设计,使之具有实际流片的可靠性。该比较器实现了单数据比较时间小于1ns,比较精度在2mV以内,数据整体延时1ns。

关键词：比较器 A/D转换器工艺偏差蒙特卡罗分析

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基于片上自认证的硬件木马检测技术研究

基于片上自认证的硬件木马检测技术研究

作者：叶晓伟西安电子科技大学

学位级别：硕士

集成电路是信息技术的核心,在社会经济发展和国家安全领域都扮演着至关重要的角色。在经济全球化的驱动下,为了加快集成电路开发并降低最终成本,大多数公司通常将芯片掩膜生产与制造外包给第三方代工厂,导致供应链无法得到完全控制。攻... 详细信息

集成电路是信息技术的核心,在社会经济发展和国家安全领域都扮演着至关重要的角色。在经济全球化的驱动下,为了加快集成电路开发并降低最终成本,大多数公司通常将芯片掩膜生产与制造外包给第三方代工厂,导致供应链无法得到完全控制。攻击者可通过硬件木马的植入实现机密信息窃取、电路功能篡改等目的。因此,开展硬件木马检测技术研究对提高集成电路自主可控、自主可信和保障我国各类信息系统安全具有重要意义。本文课题来源于973项目。针对物理布局级硬件木马,提出了一种硬件木马检测方法并建立了完整的检测流程。该方法在芯片设计阶段完成检测结构的植入,通过对比待测芯片与黄金模型的环形振荡器模块和逻辑功能模块输出指纹实现硬件木马的检测,具有硬件开销低、防护作用强、检测精度高的特点。首先,针对环形振荡器对硬件木马的灵敏度展开了研究。在分析了环形振荡器的检测原理及其检测范围后,利用ISCAS89 s9234基准测试电路作为载体电路,在物理布局级分别添加了不同的硬件木马,通过仿真实验研究硬件木马规模及分布情况和环形振荡器分布结构对环形振荡器灵敏度的影响。实验结果表明,硬件木马规模越大、分布范围越广、与环形振荡器的距离越短,环形振荡器振荡频率变化越明显,且分散型较IP型分布结构环形振荡器具有更高的灵敏度。然后,针对检测结构植入方法,在完成电路脆弱性分析后,提出了以下优化策略:采用分散型分布结构环形振荡器并依据电路脆弱性进行布局设计以提高环形振荡器模块对硬件木马的检测精度;采用贪婪算法减少填充单元数量以获取逻辑功能模块的布局最优解,有效减少了检测电路的资源消耗;通过减少集合中的单元数量并调整单元序列来更改电路树状结构,重构逻辑功能模块,有效减少了冗余门的数量并提高了测试覆盖率。同时,设计了完整的硬件木马检测流程,并分别针对移除攻击、缩放攻击、重新设计攻击和输入/输出模块攻击几种常见类型的物理布局级硬件木马进行检测方法的可行性分析。最后,针对硬件木马检测方法进行物理实现和仿真验证。实验选取了ISCAS89s35932基准测试电路和RISC-V开源版本OCRA处理器作为载体电路,并完成电路脆弱节点查找。依据优化策略完成物理设计和检测结构植入后,选取四种不同类型的硬件木马并分别完成植入。通过仿真对比黄金模型和木马芯片的指纹实现硬件木马的检测,其中,为了模拟实际测试环境,在工艺偏差条件下,采用主成分分析和高级离群点分析算法完成木马芯片与黄金模型的分离。结果表明,相比于传统硬件木马检测方法,本文提出的方法具有以下优势:检测结构硬件开销较低,在s35932电路与OCRA处理器中消耗面积分别仅为5.17%和1.56%;对原始设计具有较强的防护作用,通过填充原始设计物理布局,极大提升了硬件木马植入难度;检测精度较高,在工艺偏差条件下,对于面积占比为0.0325%的硬件木马仍然具有良好的检测和定位效果。

关键词：硬件木马环形振荡器脆弱性分析物理布局工艺偏差

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硬件木马的边信道提升技术研究

硬件木马的边信道提升技术研究

作者：张子璇电子科技大学

学位级别：硕士

硬件木马问题已成为信息安全防护中必须考虑的重要问题,随着集成电路的迅速发展,芯片已经应用到人类生活的各个方面,因此,保证芯片的安全对国家的政治经济发展、国防建设和百姓的信息财产安全都至关重要。因此,开展基于边信道分析的硬... 详细信息

硬件木马问题已成为信息安全防护中必须考虑的重要问题,随着集成电路的迅速发展,芯片已经应用到人类生活的各个方面,因此,保证芯片的安全对国家的政治经济发展、国防建设和百姓的信息财产安全都至关重要。因此,开展基于边信道分析的硬件木马检测技术意义重大。本文重点研究了不同工艺偏差下基于边信道分析的硬件木马检测方法,并提出了可以降低工艺噪声和数据冗余的功耗数据处理方法,这种方法可以有效提高木马电路的信噪比,同时对提高木马激活概率的方法展开了深入研究,用以辅助边信道分析技术检测。本文研究的主要内容如下:1.模拟不同工艺偏差对电路的影响。研究了工艺偏差对电路功耗和延时的影响,通过修改工艺库的高斯参数,设置了三种工艺偏差,对应的电流偏差(Current Variation,CV)分别为±2%,±5%和±7%,其中±5%是SMIC 130nm工艺库提供的最大偏差。采用基于蒙特卡罗仿真的工艺偏差模拟方法对四种电路和对应的木马电路进行平均瞬态电流分析,当CV为±7%时,可以检测的最小木马面积为2%;CV为±5%时,可以检测的最小木马面积为1.5%;CV为±2%时,可以检测的最小木马面积为0.8%,检测效率很低,说明了工艺偏差的存在对硬件木马的检测产生了极大的干扰。2.基于功耗分析的硬件木马检测的数据处理方法研究。建立了适用于信号特征提取的木马检测模型,重点研究了K-L变换和马氏距离分析的数据降维降噪方法,两种方法进行结合可以有效提高木马电路的信噪比。实验结果表明,与未处理的功耗数据相比,处理后的原始电路数据和木马电路数据分离度明显提高,当CV为±7%时和±5%时,可以检测的最小木马面积为0.6%;CV为±2%时,可以检测的最小木马面积为0.34%。3.提高硬件木马激活概率的方法研究。通过分析影响木马激活概率的因素,在电路中插入一种可以提高木马激活概率的结构,并改进了该结构的插入算法,减少了该结构对电路面积的影响,最大面积优化率达到44.8%。经仿真和功耗分析证明,在电路面积增加不超过0.44%的前提下,该结构可使电路所有节点的翻转率提高到阈值(thP)以上,增大了木马电路内部节点的翻转概率,增大了木马电路被激活的概率,缩短了木马电路的激活时间,使得木马电路功耗对电路总功耗的贡献率平均提高了0.39%,从而有效辅助基于边信道分析的硬件木马检测技术研究。

关键词：硬件木马检测边信道分析工艺偏差数据处理木马激活概率

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模拟集成电路优化方法研究

模拟集成电路优化方法研究

作者：李亨复旦大学

学位级别：硕士

片上系统(System-on-Chip, SoC)通常包括数字电路和模拟电路两部分。其中数字部分已经能够在成熟的EDA工具帮助下快速实现;模拟部分却由于缺乏快速可靠的综合工具,只能依赖SPICE等仿真软件人工设计完成。虽然通常只占用芯片面积的很少部... 详细信息

片上系统(System-on-Chip, SoC)通常包括数字电路和模拟电路两部分。其中数字部分已经能够在成熟的EDA工具帮助下快速实现;模拟部分却由于缺乏快速可靠的综合工具,只能依赖SPICE等仿真软件人工设计完成。虽然通常只占用芯片面积的很少部分,但模拟电路部分实际上成为了SoC芯片设计的瓶颈。因此,模拟集成电路设计自动化尤其是模拟集成电路优化具有重大的研究意义。另一方面,随着集成电路工艺尺寸的逐渐缩小,由亚波长光刻、化学机械抛光、随机掺杂等工艺过程的不稳定性造成的工艺偏差问题变得越来越明显;工艺偏差会导致流片后芯片的实际性能与设计的性能发生偏离,进而影响芯片的良率。因此,工艺偏差下的模拟集成电路优化问题成为了学术界研究的热点和难点。本文从以上两方面出发,展开了如下研究：(1)为了兼顾模拟集成电路设计优化的求解精度和计算效率,本文提出一种基于正项式模型修正技术的几何规划优化方法(model-revised geometric programming, MRGP)。MRGP首先将模拟集成电路的设计目标和约束简化为正项式模型,然后在采用几何规划方法迭代优化的过程中利用晶体管级SPICE仿真不断修正这一正项式模型。实例表明,与传统基于公式的优化方法和基于仿真的优化方法相比,该方法能够在尽量保证计算效率的前提下使优化精度满足晶体管级SPICE仿真的要求。(2)在考虑工艺偏差的情况下,本文进一步提出了一种基于MRGP的模拟集成电路统计性优化方法(model-revised geometric programming considering process variations, MRGP-PV)。MRGP-PV通过响应表面方法分析工艺偏差下模拟集成电路性能参数的统计分布,并使用电路性能参数的最坏情况取值(而不是典型值)迭代修正几何规划中的正项式模型,进而使得电路的最坏情况性能满足设计指标,最终达到同时优化电路性能与良率的目标。数值实验结果表明,采用MRGP-PV方法优化得到的电路性能参数在整个工艺偏差导致的波动范围内均满足设计指标,并且有效地避免了过设计。

关键词：模拟电路优化几何规划模型修正工艺偏差响应表面方法