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小数分频在吞脉冲频率合成器中的实现

电子器件 2005年第3期28卷 645-647页

作者：王传杰王凯马骏杭州电子科技大学CAD研究所杭州310018

结合ANYO公司的LC72130的具体电路,介绍了吞脉冲与小数分频的概念。并由此推导出了吞脉冲锁相频率合成器的输出频率Fo、双模前置分频器的输出频率FP和参考频率FR之间的关系式。应用此关系式提出了一种新的小数分频理论及实现电路框图,... 详细信息

结合ANYO公司的LC72130的具体电路,介绍了吞脉冲与小数分频的概念。并由此推导出了吞脉冲锁相频率合成器的输出频率Fo、双模前置分频器的输出频率FP和参考频率FR之间的关系式。应用此关系式提出了一种新的小数分频理论及实现电路框图,使单环锁相频率合成器的平均分频比变为小数,从而可以解决频率合成器中高鉴相频率和高分辨率之间的矛盾。

关键词：小数分频吞脉冲锁相环

用于射频接收机的三阶多级Σ-Δ调制小数分频频率合成器的实现

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北京理工大学学报 2013年第3期33卷 307-310,317页

作者：王皓磊仲顺安李国峰北京理工大学信息与电子学院北京100081

基于TSMC 0.18μm工艺实现了一款适用于射频收发机的全集成小数分频频率合成器.设计中采用了三阶MASH结构Σ-Δ调制器以消除小数杂散,为节省芯片面积使用了环形振荡器,同时在电路设计中充分考虑了各种非理想因素以提高频谱纯净度和降低... 详细信息

基于TSMC 0.18μm工艺实现了一款适用于射频收发机的全集成小数分频频率合成器.设计中采用了三阶MASH结构Σ-Δ调制器以消除小数杂散,为节省芯片面积使用了环形振荡器,同时在电路设计中充分考虑了各种非理想因素以提高频谱纯净度和降低芯片功耗.仿真结果表明,该频率合成器可以在900MHz～1.4GHz的频率范围内产生间隔为25kHz的输出信号.在1.2GHz输出时,偏离载波频率1MHz处的相位噪声可以达到-106dBc/Hz,锁定时间小于10μs.

关键词：小数分频多级整形Σ-Δ调制器环形振荡器双模预分频器

基于MASH 2-1结构的小数分频锁相环的设计与实现

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华南理工大学学报（自然科学版） 2007年第6期35卷 50-53,75页

作者：邓婉玲郑学仁刘伟俭华南理工大学微电子研究所广东广州510640

设计并实现了一种3阶多级累加器级联架构MASH 2-1的数字Δ∑调制器.Matlab仿真结果显示该结构具有良好的噪声整型特性.提出了一种基于MASH 2-1Δ∑调制器的II型4阶锁相环,并给出了相应的Matlab仿真及频谱仪测试结果.结果表明锁相环的稳... 详细信息

设计并实现了一种3阶多级累加器级联架构MASH 2-1的数字Δ∑调制器.Matlab仿真结果显示该结构具有良好的噪声整型特性.提出了一种基于MASH 2-1Δ∑调制器的II型4阶锁相环,并给出了相应的Matlab仿真及频谱仪测试结果.结果表明锁相环的稳定输出频率符合设计要求.

关键词： MASH Δ∑调制器小数分频锁相环

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小数分频频率综合器的建模与设计

小数分频频率综合器的建模与设计

作者：应文荣上海交通大学

学位级别：硕士

频率综合器是无线通信系统中的一个核心模块,它给收发机中的上变频以及下变频电路提供频率可编程的本振信号。因此,频率综合器的性能会直接影响到通信系统的通信质量。目前,锁相环型频率综合器是实现频率综合器最常用的架构之一。相对... 详细信息

频率综合器是无线通信系统中的一个核心模块,它给收发机中的上变频以及下变频电路提供频率可编程的本振信号。因此,频率综合器的性能会直接影响到通信系统的通信质量。目前,锁相环型频率综合器是实现频率综合器最常用的架构之一。相对于传统的整数分频频率综合器,小数分频频率综合器打破了频率精度对环路带宽的限制,可以使用较高的输入参考频率,这使得频率综合器许多方面的性能都得到了明显的提高。因此,近年来,小数分频频率综合器得到了广泛的应用。本文从锁相环型频率综合器的基本工作原理出发,结合Σ-Δ调制器的工作原理,系统地分析和建立了Σ-Δ小数分频锁相环的线性模型和相位噪声模型,并讨论了其杂散产生机制及相关抑制技术。随后,本文针对Σ-Δ小数分频锁相环的相位噪声性能,将所建立的模型应用到锁相环的具体设计之中,并给出了在MathCAD软件中的仿真结果。本文的最后详细地阐述了锁相环中电荷泵以及压控振荡器这两个关键模块的设计原理以及电路实现。其中,电荷泵采用基于运算放大器的电路结构,压控振荡器采用基于交叉耦合负阻的电路结构。两个电路都是采用TSMC 0.18μm CMOS的工艺进行设计、实现以及仿真验证,达到了所预期的性能要求。

关键词：频率综合器锁相环小数分频电荷泵压控振荡器

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小数分频频率综合器研究

现代雷达 2009年第10期31卷 86-90页

作者：郁金华祁育成南京电子技术研究所南京210039

针对整数分频频率合成方法存在的局限性,提出了采用小数分频频率合成的方法,分析了小数分频频率合成的实现方法,并针对其中的Σ-Δ调制技术的各种实现结构进行了分析和仿真,比较了各种实现方法的优劣以及∑-△调制技术中各种结构的性能... 详细信息

针对整数分频频率合成方法存在的局限性,提出了采用小数分频频率合成的方法,分析了小数分频频率合成的实现方法,并针对其中的Σ-Δ调制技术的各种实现结构进行了分析和仿真,比较了各种实现方法的优劣以及∑-△调制技术中各种结构的性能优劣。在此基础上,进行了整数分频和小数分频频率合成电路实验研究,实验结果验证了小数分频频率合成的优化性能。

关键词：锁相环小数分频 ∑-△调制

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小数分频频率合成器研究与实现

小数分频频率合成器研究与实现

作者：丁新强电子科技大学

学位级别：硕士

随着现代通信、雷达、导航等技术的高速发展,电子系统对频率合成器的要求越来越高。如何设计出宽带、高分辨率、低相噪、频谱纯度好、低成本以及稳定性好的频率合成器,成为了当前研究领域的热门课题。本文从小数分频锁相环的基本... 详细信息

随着现代通信、雷达、导航等技术的高速发展,电子系统对频率合成器的要求越来越高。如何设计出宽带、高分辨率、低相噪、频谱纯度好、低成本以及稳定性好的频率合成器,成为了当前研究领域的热门课题。本文从小数分频锁相环的基本理论出发,对小数分频产生的杂散进行了详细的分析,并提出了抑制小数杂散的解决方案。为了有效地抑制小数杂散,并且实现低成本,本文采用sigma-delta调制技术对小数杂散进行抑制。文中对sigma-delta调制技术进行了详细的论述,其基本原理是通过sigma-delta调制技术的噪声整形,将杂散的大部分能量推向频率高端,再利用环路滤波器的低通功能将高频噪声滤除。sigma-delta调制器有多种结构,目前比较常用的是MASH结构,本设计采用的就是这种结构,但是对其实现方式进行了改进。本文提出了两种sigma-delta调制器方案,经过比较最终采用了二进制溢出的48位累加器并设合适初值的方法,这种方法经实际验证有效抑制了小数杂散。其次本文从系统指标和需求出发,做出了锁相环路的整体设计方案,并对各关键电路的设计和选择进行了详细的说明。最后论文对频率合成器各个电路的设计进行了详细介绍和分析,对控制程序中的各个程序模块功能做了详细介绍,并对程序进行了时序仿真。经过最后测试结果表明,该设计达到了系统指标要求,合成输出了相噪低、杂散小的频率,sigma-delta调制器发挥了预期的效果。

关键词：频率合成器小数分频 sigma-delta调制锁相环

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小数分频频率综合器的研究和实现

小数分频频率综合器的研究和实现

作者：李志刚上海交通大学

学位级别：硕士

在无线通信系统中,频率综合器（Frequency Synthesizer,FS）是一个不可或缺的重要组成部分,基于锁相环（Phase Locked Loop,PLL）实现的FS是比较主流且性能较好的选择。随着无线系统的发展,对于FS的要求也日益提高,尤其是分数型锁相环（... 详细信息

在无线通信系统中,频率综合器（Frequency Synthesizer,FS）是一个不可或缺的重要组成部分,基于锁相环（Phase Locked Loop,PLL）实现的FS是比较主流且性能较好的选择。随着无线系统的发展,对于FS的要求也日益提高,尤其是分数型锁相环（Fractional PLL,F-PLL）因其可以实现分数输出频率,从而在改善PLL的整体性能上的优势非常明显。而在F-PLL中,加入多种技术和电路可以实现更多的功能以及更高的性能。低功耗,低噪声,低杂散的F-PLL是目前研究的一个热点,有很好的发展前景和很大的挖掘潜力。本文首先介绍频率综合器和振荡器的理论基础,结合设计经验给出了各种架构的性能对比,同时针对IEEE 802.11b/g/n的协议要求,对最后的架构进行了详细设计和芯片级实现。针对振荡器子模块,对比了传统架构和新型架构的优缺点,实现了一款噪声循环低噪声振荡器。为降低环路功耗,引入了自动幅度控制环路与振荡器协同工作。为了验证以上方案的可行性,本课题在IEEE 802.11b/g/n协议下实现小数分频频率综合器的芯片设计。最终,在40nm CMOS工艺下,本文设计的小数分频频率综合器在仿真情况下,能够在3.216GHz输出的情况下有效实现-38.5d Bc的积分噪声和-53d Bc@40MHz的参考杂散,功耗低至3.5m W,其他指标满足IEEE 802.11b/g/n协议的各项基本要求。AAC的开机校准使得VCO的功耗降低20%-30%,证明了AAC结构降低VCO功耗的有效性。同时,典型条件下的环路相位噪声分别为-83d Bc/Hz@1k Hz,-93d Bc/Hz@10k Hz,-98d Bc/Hz@100k Hz,-113d Bc/Hz@1MHz,-140d Bc/Hz@10MHz。

关键词： IEEE802.11b/g/n 频率综合器小数分频低噪声低功耗

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小数分频技术及其实现

吉林大学自然科学学报 1997年第2期 48-50页

作者：崔妍马德荣马琳冯志明吉林大学电子工程系长春130023

给出了一种小数分频技术的实现方法，并在实验的基础上进一步证实了小数分频的可行性．该法通过微机控制，分辨率可达1HZ．

关键词：锁相环路小数分频分频比分频器

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在锁相环吞脉冲频合器中实现可调小数分频

华中理工大学学报 1998年第6期26卷 35-36页

作者：杨志人容太平王凡华中理工大学电子与信息工程系

推导出了吞脉冲技术锁相环频率合成器的输出频率Ｆｏ、双模前置分频器的输出频率Ｆｐ和参考频率Ｆｒ之间的关系式．经宽覆盖（１３８．０００～１６７．０００ＭＨｚ）、高稳定度（１０－６）、多通道（每通道间隔２５ｋＨｚ）频合器实... 详细信息

推导出了吞脉冲技术锁相环频率合成器的输出频率Ｆｏ、双模前置分频器的输出频率Ｆｐ和参考频率Ｆｒ之间的关系式．经宽覆盖（１３８．０００～１６７．０００ＭＨｚ）、高稳定度（１０－６）、多通道（每通道间隔２５ｋＨｚ）频合器实验论证，关系式成立．应用此关系式提出了一种新的小数分频理论和实现电路框图，该理论能解决单环频合器中高鉴相频率与高频分辨率之间的矛盾．

关键词：频率合成器吞脉冲技术小数分频分频器