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作者：李宇昊西安电子科技大学

学位级别：硕士

大规模复杂So C设计进行FPGA原型验证时的高速接口,如DDR接口,对应的DDR MC内存控制器受到FPGA工艺和结构的制约,往往只能以低速运行,无法直接对接外部设备的实际接口,因此用户在对MC进行FPGA原型验证时需要有相应的降速桥方案来实现与... 详细信息

大规模复杂So C设计进行FPGA原型验证时的高速接口,如DDR接口,对应的DDR MC内存控制器受到FPGA工艺和结构的制约,往往只能以低速运行,无法直接对接外部设备的实际接口,因此用户在对MC进行FPGA原型验证时需要有相应的降速桥方案来实现与外部设备的实际接口对接。其次在对部分MC进行原型验证时,由于主流的FPGA厂商并不提供支持DFI接口协议的PHY解决方案,使得这些MC无法完成在FPGA原型验证系统的移植,因此需要开发一个基于DFI接口的数据传输适配器,解决MC在FPGA原型验证系统的验证难题。本文在研究DDR存储器规范和DFI、AXI总线协议的基础上,提出了一种MC在FPGA原型验证系统上移植和验证的解决方案。通过设计一个DFI-AXI转接口模块,实现了对待验证的MC的信号降速处理,同时完成了DFI协议接口信号与AXI协议接口信号之间的转换,解决了MC在FPGA的移植问题。首先,本文对课题的研究背景进行了详细介绍,包括FPGA原型验证技术的实现流程、DDR存储器规范、AXI总线协议和DFI总线协议。重点对DDR基本命令的时序和数据流,以及DFI和AXI总线协议的工作机制和信号接口进行阐述。其次,通过对FPGA中DDR控制器IP的结构分析,确定了设计需求和设计功能指标。并在此基础上设计了DFIAXI转接口的系统结构,采用自顶向下的设计方法对DFI-AXI转接口进行功能划分,并详细阐述了转接口的各个功能子模块的具体实现。最后,完成了DFI-AXI转接口的UVM验证环境搭建。通过对System Verilog编程语言和UVM验证方法学相关概念的学习,采用DFI＿VIP和AXI＿VIP等验证组件搭建了转接口的UVM验证环境,提取功能测试点,制定验证计划,生成并驱动相关测试激励,最后收集功能仿真波形和覆盖率报告,完成了对DFI-AXI转接口的模块级UVM功能验证。本文提出了一种新的MC在FPGA上原型验证的方法,通过设计一个DFI-AXI转接口电路,完成了DFI总线信号与AXI总线信号之间格式和时钟域的转换,基于标准总线协议的转接口能够与多种MC进行接口适配,具有一定的复用性,从而实现了MC在FPGA原型验证系统的移植。DFI-AXI转接口模块整体的验证工作使用VCS软件进行模拟仿真,通过分析仿真波形和仿真日志信息,查找设计与验证环节存在的缺陷,修改设计代码和测试激励,多次对仿真验证环节进行循环,最终实现对主要功能测试点的覆盖,表明此次验证具有较高的完备性。最后结合设计的DFIAXI转接口搭建MC的FPGA验证环境,通过MC对虚拟DDR内存的读写测试仿真表明成功实现了MC发出的读写数据在FPGA上的传输,从而实现了MC在FPGA原型验证系统上的移植和验证。

关键词： FPGA原型验证内存控制器 DFI总线 AXI总线 UVM

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基于USB总线的内存测试模块设计

基于USB总线的内存测试模块设计

作者：程瑶电子科技大学

学位级别：硕士

内存作为计算机系统的重要组成部分,在PC机上的最终体现形式为内存模组(即内存条),随着内存性能的提高,集成度越来越高,对内存的测试变得愈发重要。为了满足内存条的测试需要,本课题设计了基于USB总线的内存测试模块,用于DDR2 SDRAM内... 详细信息

内存作为计算机系统的重要组成部分,在PC机上的最终体现形式为内存模组(即内存条),随着内存性能的提高,集成度越来越高,对内存的测试变得愈发重要。为了满足内存条的测试需要,本课题设计了基于USB总线的内存测试模块,用于DDR2 SDRAM内存条和DDR3 SDRAM内存条的故障测试。根据测试需求,本论文首先对内存条的故障模型进行分析研究,同时介绍了几种常见的内存故障测试算法。针对这几种算法的故障覆盖率和算法复杂度不能兼顾的情况,本论文提出了两种更优的测试算法对内存故障进行测试。对内存外部数据总线的测试采用移位算法,能检测外部数据总线的固定故障及桥接故障。对于内部存储单元的测试,本论文在March C算法和棋盘算法的基础上提出了新型的March棋盘算法,能够检测存储单元的固定故障、地址译码故障、状态耦合故障、转换故障、桥接故障、等幂耦合故障、翻转耦合故障以及动态耦合故障。在研究内存故障测试算法的基础上,本论文完成了基于USB总线的内存测试模块的硬件设计和逻辑设计。硬件设计部分主要由FPGA可编程逻辑器件及配置电路、DDR2及DDR3 SDRAM总线接口电路及USB总线传输电路三部分组成。FPGA可编程逻辑器件是逻辑设计的载体,主要用于对内存条的读写操作控制以及内存条故障测试;DDR2及DDR3 SDRAM内存条总线接口电路主要用于内存条数据、命令的传输;USB总线传输电路是内存测试模块的通讯桥梁,主要完成内存测试模块与计算机的通信。逻辑设计部分主要包括SPD数据读取逻辑、内存控制器逻辑、内存故障测试逻辑以及USB接口传输逻辑。SPD数据读取逻辑模块用于读取内存条的SPD数据,得到内存条的类型、电压、容量、各种操作时序等信息,这些信息也用于内存条的初始化配置;内存控制器逻辑模块主要完成DDR2和DDR3内存条初始化、数据读写、刷新等操作;内存故障测试逻辑模块根据测试算法完成对内存条故障的测试和定位,测试结果由USB接口传输逻辑模块传输给上位机。经过对整个模块的调试验证,本设计的内存测试模块能够实现对DDR2及DDR3 SDRAM内存条的故障测试和定位,满足设计指标要求,达到了预期的目标。

关键词： DDR2 SDRAM DDR3 SDRAM 内存控制器内存测试算法

基于多目标优化的片上存储访问控制器布局方法研究

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基于多目标优化的片上存储访问控制器布局方法研究

作者：李林峰西安电子科技大学

学位级别：硕士

在大数据时代下,计算机系统所需处理的数据量爆炸式增长,片上网络和众核系统的逐渐成熟一定程度上缓解了系统遇到性能瓶颈的问题。但随着众核系统在计算力、通信力方面的提升,这些核心在处理数据时访问内存的频率也会增加,若不优化与内... 详细信息

在大数据时代下,计算机系统所需处理的数据量爆炸式增长,片上网络和众核系统的逐渐成熟一定程度上缓解了系统遇到性能瓶颈的问题。但随着众核系统在计算力、通信力方面的提升,这些核心在处理数据时访问内存的频率也会增加,若不优化与内存访问服务相关的系统架构,则内存带宽无法匹配处理器核巨大的数据流通需求。增加片上网络中存储访问控制器,即内存控制器的数量可以看做增加带宽的一种方法。但随着核心逐渐增多,在满足处理器核快速增长的引脚需求前提下,可分配给内存控制器的引脚资源不足,导致内存控制器数量远少于处理器核数量。内存控制器在片上的位置不同,将影响流量在片上的分布,进而对系统时延性能产生影响。因此探讨内存控制器在片上网络中的最优布局,是本论文工作的重点。现有的研究方案存在一些不足之处,有的方案将仿真融入对优化目标的评价中,在迭代时造成很高的时间复杂度,扩展性很低;有的方案用多目标转单目标优化对问题求解,大大降低了解的多样性。内存控制器布局优化问题适合用多目标优化方法求解,但既往研究因难以提供合理的最优解筛选方案而回避了多目标优化。本文克服这些问题,将内存控制器布局问题中的网络时延做为优化目标,于国际上首次在存控布局优化领域以多目标优化为框架,对问题建模并搜索最优解集,保证最优解的完整性。集成型内存控制器结构和独立型内存控制器结构是内存控制器在片上网络中存在的两种不同形式,文章分别对这两种结构进行建模并优化。针对最小化网络跳数和最小化网络拥塞度,本文设计三个目标函数并对各目标函数进行互斥性验证,通过改进NSGA-II算法,求得多种网络规模、网络配置下的最优解集。对应这些最优解集,本文设计出最优解的筛选方案,先验证了最优布局与流量模式间的紧密关系,不同流量模式对应不同的最优布局,接着提出注入率分段法和黄金分割法,从最优解集中筛选出各应用所对应的最优布局。结合仿真,文章分析了各种布局方式下集成型内存控制器结构和独立型内存控制器结构的性能区别,分析了所得出的最优布局相比于传统布局的优越性,同时解释了以往按照理想吞吐量优化出的最优布局的缺陷。本文实际搭建了一种针对内存控制器布局问题的优化框架,该方法具有良好的扩展性。

关键词：片上网络众核系统内存控制器多目标优化访存通信

基于AXI4总线的DDR3高速存储接口系统设计

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基于AXI4总线的DDR3高速存储接口系统设计

作者：唐成武华中科技大学

学位级别：硕士

随着物联网和大数据在嵌入式设备上的兴起,嵌入式设备对系统内存性能的要求也越发严格。DDR3 SDRAM作为传统PC上的内存霸主,因其大容量、低功耗和高性能的特点,能够极大的满足当前嵌入式系统在数据处理方面的需求。由于DDR3SDRAM需要满... 详细信息

随着物联网和大数据在嵌入式设备上的兴起,嵌入式设备对系统内存性能的要求也越发严格。DDR3 SDRAM作为传统PC上的内存霸主,因其大容量、低功耗和高性能的特点,能够极大的满足当前嵌入式系统在数据处理方面的需求。由于DDR3SDRAM需要满足特定的时序才能正常工作,因此需要设计一款高速存储接口系统来实现对DDR3 SDRAM的正常数据读写。AXI作为新一代低功耗、高带宽、低时延的高性能嵌入式系统总线,可以在高速数据处理任务中表现出绝佳的性能。在自组网电台的研发中,其物理层需要对多路视频数据进行频繁存取,因此本文通过设计一款基于AXI4总线的DDR3高速存储接口系统以满足自组网电台的存储需求。论文基于当前主流AXI总线的DDR3存储接口系统的不足之处,在充分研究了AXI4总线规范和DDR3内存工作原理后,设计并提出了基于AXI4总线的DDR3高速存储接口系统模型。针对接口系统需要解决的核心问题,本文将存储接口系统分为三个重要模块,分别为负责解决系统在跨时钟域下的数据交互问题的AXI4-FIFO模块、匹配AXI4总线协议与DDR3接口协议的接口转换模块和完成DDR3复杂时序管理的DDR3内存控制器模块。通过板级验证结果得出,本文设计的存储接口系统较传统的存储接口系统在性能上有明显的优势,具有极高的数据存储速率和带宽利用率。与传统接口系统相比,本文设计的高速存储接口系统具有以下特点:(1)支持内存模组的最高数据频率是1866MHz,最大容量为8Gbit;(2)在200MHz时钟下,存储接口系统的最高有效带宽为8.56Gb/s,带宽利用率为64.1%～71.8%;(3)提供了软件可配置的寄存器接口,用于支持不同参数的内存模组;(4)面向嵌入式系统,灵活性高,可复用性强。

关键词：存储接口系统内存控制器 AXI4 DDR3SDRAM

一种用于SoC芯片硅前性能分析的实时监测系统的设计与实现

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一种用于SoC芯片硅前性能分析的实时监测系统的设计与实现

作者：田前西安电子科技大学

学位级别：硕士

随着移动通信技术的不断发展,使得移动通信设备的更新换代速度越来越快,消费者选择一款产品不再局限于产品的基本功能,在很大程度上也会关注产品的性能和续航能力。如何在有限的项目周期里,在保证SoC芯片实现正常功能的基础上,最大限度... 详细信息

随着移动通信技术的不断发展,使得移动通信设备的更新换代速度越来越快,消费者选择一款产品不再局限于产品的基本功能,在很大程度上也会关注产品的性能和续航能力。如何在有限的项目周期里,在保证SoC芯片实现正常功能的基础上,最大限度地提高芯片的性能,同时降低芯片的功耗,这对芯片开发人员来说是个很大的挑战。为了应对这一挑战,业界对于硅前功能验证已经相继推出了UVM等各种方法学,并且引入了动态仿真、静态检查、硬件加速等多种验证方法及手段。对于硅前功耗分析,EDA工具厂商在近几年也已发布了用来在流片前分别对RTL和门级网表做功耗评估的Power Artist,PTPX等EDA工具。但对于硅前性能分析,目前业内还没有标准的流程和专门的EDA工具,也没有统一的量化SoC芯片性能的指标以及要达到的目标,也没有行之有效的性能分析和优化的方案。本文基于实习期间参与的移动基带SoC芯片项目,通过研究和分析SoC芯片的架构及内部的数据通路,提出了一种对SoC芯片传输性能分析和优化的方案;并且通过研究SoC芯片内部的LPDDR4内存控制器的结构和功能及SoC芯片里使用的标准的AXI数据传输总线,得到了一套衡量SoC芯片传输性能的指标和算法,以及影响传输性能指标的设计参数。然后基于UVM验证方法学,使用SystemVerilog语言开发了一个可以在动态仿真中实时计算RTL的性能指标的性能监测系统,并将性能监测系统分别集成到了内存控制器模块级和SoC系统级的验证平台里。最终编写了模块级和SoC系统级的性能测试用例,基于本文提出的硅前性能分析和优化的方案,分析了不同设计参数下性能监测系统在性能测试用例的仿真中得到的性能指标大小,并定位出了严重制约SoC系统传输性能的性能瓶颈,最终对SoC设计的设计参数做了优化,完成了在流片前对性能瓶颈的修复。经过评估性能优化前后SoC系统的性能指标,得到优化后SoC系统内主机4单独对DDR内存设备发起数据只写访问的性能场景中的平均吞吐量指标提升了144.27%,主机4单独对DDR内存设备发起数据只读访问的性能场景中的平均吞吐量指标提升了139.18%。可以得出本文的硅前实时性能监测系统可以实现预期的设计目标,可以通过动态仿真得到性能指标的大小来量化RTL的传输性能,并且基于该性能监测系统进行不断的设计迭代及性能优化,最终可以使得SoC芯片的性能指标在流片前达到目标且趋于收敛,从而减小了流片风险。

关键词：性能监测系统硅前性能分析性能评估内存控制器 UVM SoC

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基于FPGA的DDR3控制器的设计

基于FPGA的DDR3控制器的设计

作者：程仁涛哈尔滨工程大学

学位级别：硕士

存储器是数字系统中的关键部件之一,存储器的性能高低直接影响数字系统的性能优劣,但是处理器的访问指令又不能直接被存储器所识别,只能通过内存控制器来实现对内存的控制管理,因此内存控制器性能的好坏直接影响内存性能的发挥和整个数... 详细信息

存储器是数字系统中的关键部件之一,存储器的性能高低直接影响数字系统的性能优劣,但是处理器的访问指令又不能直接被存储器所识别,只能通过内存控制器来实现对内存的控制管理,因此内存控制器性能的好坏直接影响内存性能的发挥和整个数字系统性能的提升。DDR3 SDRAM作为当今主流的存储器,具有工作电压低、功耗小、速度快和容量大的特点,已经广泛的应用在各个领域,极大的满足了系统存储的需要。论文在研究了国内外研究现状之后,首先对DDR3 SDRAM的工作原理和技术特点进行了分析,为设计DDR3控制器打下理论基础,然后参考Xilinx公司基于Virtex6系列FPGA芯片的DDR3控制器解决方案,设计出了DDR3控制器IP核的整体架构。采用自上而下的设计思想,将控制器从整体上分成逻辑控制部分和物理接口部分,逻辑控制部分又可分为用户接口模块、初始化模块、Bank管理模块等模块,物理接口部分又可分为时钟复位管理模块、地址命令通路模块等模块,对这些子模块进行介绍并且用Verilog HDL语言实现。在完成控制器IP核的设计之后,首先使用Verilog HDL语言生成测试平台,然后在ISE Design Suite 14.2和ISim软件中对控制器IP核进行仿真,最后给出几个关键操作的RTL级仿真结果,并对仿真结果进行分析。本文设计的DDR3控制器IP核具有以下特点:(1)支持Unbuffer ECC或者Non-ECC的内存模组,支持的最高内存容量为8GB,(2)具有内存模组自动识别功能,无需重新进行参数配置,(3)支持的最高数据频率是800MHz,内存带宽为6.4GB/S,(4)该控制器适用于嵌入式系统,灵活性好,可移植性强。

关键词： DDR3 SDRAM 内存控制器 IP核 FPGA Verilog HDL

基于LPDDR4控制器的SoC系统性能分析与优化方法研究

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基于LPDDR4控制器的SoC系统性能分析与优化方法研究

作者：李强西安电子科技大学

学位级别：硕士

随着移动终端时代的到来,SoC技术得到了更加广泛的应用和发展,为满足用户对移动终端产品不断增加的功能需求,SoC芯片中所集成的处理器子系统和IP核也越来越多,如何在保证各个子系统正常协作的基础上,最大程度地提升SoC的整体性能,将直... 详细信息

随着移动终端时代的到来,SoC技术得到了更加广泛的应用和发展,为满足用户对移动终端产品不断增加的功能需求,SoC芯片中所集成的处理器子系统和IP核也越来越多,如何在保证各个子系统正常协作的基础上,最大程度地提升SoC的整体性能,将直接影响到用户对产品的青睐程度。为此,SoC芯片设计人员需要尽早地收到芯片性能评估数据的反馈,以赶在产品的上市窗口期内完成对SoC系统整体性能的优化和改善。但是目前基于SoC的性能分析和测试大多在芯片流片后进行,无法给芯片设计人员提供及时有效的性能数据且容易因流片后性能测试失败无法补救导致成本的浪费。而对于芯片流片前的性能分析,目前业内还没有形成一个统一完善的标准和规范,现阶段常用的硅前性能分析方法如模型建立和动态仿真,也均由于精度不够或效率太低而使得系统性能分析的完备性不足。基于SoC芯片功能验证的思路,并通过借鉴硅前动态仿真的性能分析方法,本文提出了一套用于LPDDR4内存控制器系统的高效性能分析方案。该方案首先对内存控制器系统的架构和数据通路进行了分析,并给出了衡量系统性能的性能指标及最终的性能优化目标。随后基于对内存控制器系统内部所有性能优化逻辑的分析,提取出了影响该系统性能的所有软件配置参数和硬件设计参数。然后重点开发了用于对这些性能参数进行性能验证的自动化性能验证环境,该环境不仅包含可用于对测试用例进行动态仿真的UVM验证平台,还集成了基于Python开发的自动化性能分析工具。最后应用该高效的自动化性能验证环境以及为模拟SoC多端口数据传输而编写的模块级测试用例,完成了对内存控制器系统中所有软件配置参数和硬件设计参数的性能分析和优化,得出了这些参数对内存控制器系统性能的影响规律,并通过与芯片设计人员的反馈最终完善了内存控制器系统在不同数据传输场景下的软件配置,修复了影响系统性能瓶颈的硬件设计。本文基于提出的自动化性能分析方案,充分分析了影响系统性能的关键设计,提取了所有相关的软硬件参数,开发了自动化性能验证环境,并完成了所有相关参数的性能完备性验证,同时提高了性能分析的效率和自动化水平,最终使SoC系统的整体性能得到了明显提升。其中,在参与性能评估的SoC四个子系统中,CPU的平均吞吐量提升比例最大,达到了119.4%,OCH的平均吞吐量也实现了11.9%的提升,最终四个子系统的总吞吐量实现了28%的整体性能提升。此外,优化后四个子系统在同时进行数据传输时的平均延迟时间也均实现了35%以上的性能提升比例,其中CPU的提升比例最大,达到了41.7%。系统整体延迟时间的统计分布图呈现了明显的左移,其中统计数量最多的延迟时间值由优化前的210ns变为了优化后的120ns,性能提升比例为42.9%。

关键词：性能分析方法性能验证内存控制器 LPDDR4 UVM SoC

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可配置DDR4控制器的设计与UVM验证

可配置DDR4控制器的设计与UVM验证

作者：张松涛西安电子科技大学

学位级别：硕士

随着晶体管尺寸的缩小,处理器和内存的性能都有所提高;但是处理器的性能每2年翻一番,而内存的性能每10年翻一番,这是当今处理器和内存之间存在巨大性能差距的原因。因此处理器必须等待多个时钟周期才能从内存中接收数据,这是所谓的内存... 详细信息

随着晶体管尺寸的缩小,处理器和内存的性能都有所提高;但是处理器的性能每2年翻一番,而内存的性能每10年翻一番,这是当今处理器和内存之间存在巨大性能差距的原因。因此处理器必须等待多个时钟周期才能从内存中接收数据,这是所谓的内存墙。内存控制器作为总线和内存沟通的桥梁,它的性能优劣是影响内存带宽的重要因素之一。DDR4是第四代双倍传输速率内存的简称,也是当今应用最为广泛的内存之一,因此对DDR4内存控制器的研究具有一定的价值。本论文对内存控制器进行设计和验证工作。首先对DDR4内存进行深入研究,并根据内存特性制定内存控制器的总体架构。DDR4内存相较于传统内存新增Bank Group特性,针对这一特性本论文在传统访存调度架构上改进并设计一种新的轮询调度方式完成对不同Bank Group的调度,并应用在访存调度模块中。相比与传统的访存调度策略,所设计的访存调度策略使得每一次相同类型的访存操作的命令间隔从最小5个内存时钟周期变成4个内存时钟周期,一定程度上增加了访存效率。其次,选用高性能总线AXI作为内存控制器的命令和数据接口,选择高速总线AHB作为寄存器配置接口。最后,采用自顶向下的设计方法,对内存控制器中的每一个子模块进行详细的研究,并制定出具体的设计框架和方法。整个内存控制器被分割成AXI处理模块,访存调度模块,主控模块,数据控制模块,刷新控制模块,DFI接口模块和寄存器模块,并使用Verilog HDL硬件描述语言完成了DDR4内存控制器的设计。在完成了内存控制器设计的基础上,搭建了基于通用验证方法学的验证平台。首先,在深入研究通用验证方法学的工作机制和组件组成之后,根据内存控制器的功能特性提取8个验证功能点。其次完成验证平台的搭建,并创建10个测试用例对内存控制器进行功能验证,最后结合仿真波形和代码覆盖率对验证结果进行分析,使得最后的代码覆盖率达到100%,确保验证完备性。设计与验证结果表明,本次设计的DDR4内存控制器满足所有的设计需求,能够正确的执行访存操作,且根据需求可配置所需的时序参数,做到对慢速1600 Mbps,中等速度2400 Mbps和高速3200 Mbps三种速率SDRAM的支持。所设计的调度策略功能正确,能够按照预期对访存命令进行调度。内存控制器能够控制DDR4内存进行初始化,刷新等常用操作。

关键词： DDR4 内存控制器通用验证方法学功能验证

CPU旁路的DDR-NVRAM内存页迁移机制

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CPU旁路的DDR-NVRAM内存页迁移机制

作者：吴锦雯华中科技大学

学位级别：硕士

随着集成电路的迅速发展,复杂指令集在设计时间与成本上已无法满足要求。一种新型的指令集架构RISC-V引起了广泛的关注,其设计简洁大方、可扩展性强。目前关于新型芯片内存控制部分的研究探索较少。内存控制器对计算机整体性能有很大影... 详细信息

随着集成电路的迅速发展,复杂指令集在设计时间与成本上已无法满足要求。一种新型的指令集架构RISC-V引起了广泛的关注,其设计简洁大方、可扩展性强。目前关于新型芯片内存控制部分的研究探索较少。内存控制器对计算机整体性能有很大影响,新型芯片的内存控制将影响到后续内存及计算机整体性能的发展。同时针对异构内存的研究也在逐渐深入。将动态随机存取存储器（DRAM）的读写优势与非易失存储器（NVM）的大容量存储相结合,能有效提高内存系统性能和使用寿命。综合这两点,可将low RISC作为平台,设计实现CPU旁路的异构内存热点数据页迁移机制。该页迁移机制的功能模块主要包括FIFO缓冲区、控制MIG读写模块、地址范围划分及监测延迟模块。1)通过FIFO缓冲区可实现DDR-NVM之间的数据迁移通道,减少对内存通道的抢占以提高系统性能。2)控制MIG读写模块即代替CPU发送访存指令,完成数据读写。根据AXI4协议设计状态机,通过信号变化和读写计数,控制状态跳转,实现由内存控制器控制内存中数据迁移,达到CPU无感。3)地址范围划分及监测延迟模块可模拟混合异构内存系统。将板上DDR的地址范围进行划分,一部分作为DRAM使用,一部分作为NVM使用。利用延迟模块进行数据延迟处理,模拟NVM读写特性,解决无商用NVM可供实验的问题,为其它模块提供环境支撑。实验共进行了6组数据测试,得出如下结论:1)当读写访问比例相同时,对NVM范围内的数据访问越多,系统性能提升越明显。2)写操作对系统性能影响更大。读比例大时,系统性能平均提升37.1%;写比例大时,系统性能平均提升44.2%。3)相较原生low RISC系统,添加混合内存控制器的系统性能平均提升43.0%。

关键词：异构内存页迁移内存控制器

一种基于Kintex-7开发板的CBCT图像重建加速系统的研究

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一种基于Kintex-7开发板的CBCT图像重建加速系统的研究

作者：郑世伟哈尔滨工业大学

学位级别：硕士

随着生活水平的提高,人们对医疗条件的要求越来越高,而作为医疗诊断的重要工具,电子计算机X射线断层扫描技术(Computed Tomography,CT)的发展对医疗条件的提高起到重要作用。随着技术的发展,CT图像重建的算法也在不断的改进,而算法中数... 详细信息

随着生活水平的提高,人们对医疗条件的要求越来越高,而作为医疗诊断的重要工具,电子计算机X射线断层扫描技术(Computed Tomography,CT)的发展对医疗条件的提高起到重要作用。随着技术的发展,CT图像重建的算法也在不断的改进,而算法中数学模型的改进尤为重要。本文中所涉及的Katsevich算法属于滤波反投影算法的一种。相比其他CT图像重建算法所使用的多次迭代数学模型,Katsevich算法使用的是解析算法,由于其数学模型为精确模型,可以得到空间内任何一点的解析解,所以可以更精确的对图像进行重建。然而,由于算法离散化后庞大的计算量,通过计算机软件进行重建的耗时过长,制约了算法的应用。本文针对制约Katsevich重建算法应用的重建时间过长的问题,提出一种对算法加速的解决方案。该方案通过高速总线以及现场可编程门阵列(FPGA)加速板对算法进行软硬件加速。本文针对Katsevich CT图像重建算法各个步骤所用时间进行了统计。通过分析,算法中进行一维离散希尔伯特变换(Discrete Hilbert Transform,DHT)以及反投影(Back Projection)所用时间占总耗时的93%以上,此两步运算也是滤波反投影算法的核心。因此对DHT以及反投影运算的加速将对整体的加速起到重要作用。本文通过FPGA实现一个高性能流水结构的滤波反投影运算电路,数据通过PCIE总线进行传输。使得此加速系统的重建速度相对软件提高1个数量级。本文研究内容主要包括四部分:首先,对算法进行研究和分析,给出加速系统的设计方案;其次,设计方案中需要的硬件电路,其中包括用于滤波的流水结构DHT和后插值电路,以及反投影电路中用于存储反投影所需大量常数的DDR3接口;最后,设计软硬件接口,包括硬件设计和软件设计,硬件方面设计基于PCIE硬核的PCIE事务层硬件结构以及反投影运算电路的接口电路,软件方面通过改进算法软件、PCIE驱动实现算法软件和硬件之间的数据交换,设计中也采用了DMA以及多线程(Multi Thread)等技术以提高运算结构的流水效率,从而大幅提高整体的计算速度。本文设计的包括滤波反投影运算电路在内的软硬件加速系统也与其他文献的相应电路进行了比较。重建一帧512*512的CT图像在Intel i7 3770 4核3.4GHz CPU的计算机上的软件需要5.167秒,而通过硬件加速后运行时间为0.48秒,时间缩短10.76倍。

关键词：高速总线流水结构希尔伯特变换内存控制器医疗CT