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MCS-DMA:一种面向SoC内DMA传输的内存控制器优化设计

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电子学报 2010年第3期38卷 598-604页

作者：黄侃佟冬刘洋杨寿贵程旭北京大学微处理器研究开发中心北京100871

当前主流片上总线协议——AHB存在访存带宽利用率较低的问题.本文基于SoC内DMA传输较多的特点,提出一种新的优化设计:在内存控制器内部增加MCS-DMA模块,并通过驱动程序将MCS-DMA模块与目标DMA传输绑定.一方面实现数据预取,提升了单个DM... 详细信息

当前主流片上总线协议——AHB存在访存带宽利用率较低的问题.本文基于SoC内DMA传输较多的特点,提出一种新的优化设计:在内存控制器内部增加MCS-DMA模块,并通过驱动程序将MCS-DMA模块与目标DMA传输绑定.一方面实现数据预取,提升了单个DMA传输时的总线带宽利用率;另一方面使访存请求在内存控制器内部流水化完成,提升多个DMA并发时的总线带宽利用率.将该设计应用到北大众志SKSoC后,单个DMA传输时的总线带宽利用率提升至100%,多个DMA并发时的总线带宽利用率从33.3%提升至85.5%,而芯片的设计面积仅增加2.9%.

关键词：系统芯片内存控制器直接内存访问

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基于行冲突预测的内存控制器QoS管理机制

电子学报 2011年第2期39卷 358-363页

作者：黄侃佟冬程旭北京大学微处理器研究开发中心北京100871

传统内存控制器QoS管理机制对处理器访存延迟控制能力有限.针对该问题,本文提出PRCC机制.该机制基于对后续处理器访存的预测,分析发出设备访存对处理器访存延迟的影响,阻止发出会导致处理器访存从行命中变为行冲突的设备访存,从而减少... 详细信息

传统内存控制器QoS管理机制对处理器访存延迟控制能力有限.针对该问题,本文提出PRCC机制.该机制基于对后续处理器访存的预测,分析发出设备访存对处理器访存延迟的影响,阻止发出会导致处理器访存从行命中变为行冲突的设备访存,从而减少设备访存对处理器访存延迟的影响.面向北大众志SK SoC的评测结果表明:相比于传统方法,应用PRCC机制使设备访存对程序执行时间的影响从24%减少到12%,并且通过参数调节,能够在处理器与设备间取得更优的性能折衷.

关键词：内存控制器访存调度系统级芯片服务质量

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高清电视芯片中内存控制器的设计

高清电视芯片中内存控制器的设计

作者：赵剑明复旦大学

学位级别：硕士

随着高清电视中处理数据格式增多和图像分辨率加大,高清电视板上内存容量逐渐增大,速度日益提高,本设计就是着眼于这种需求,开发了适用于DDR2和DDR3的内存控制器,并且成功地在高清电视芯片中实现和加以验证。本文设计中,DDR内存控制器... 详细信息

随着高清电视中处理数据格式增多和图像分辨率加大,高清电视板上内存容量逐渐增大,速度日益提高,本设计就是着眼于这种需求,开发了适用于DDR2和DDR3的内存控制器,并且成功地在高清电视芯片中实现和加以验证。本文设计中,DDR内存控制器的逻辑实现分为仲裁器和控制器两大模块,主要创造性包括：仲裁器中采用了高效率的轮叫调度算法,采用了两级仲裁器设计,有效的避免了冲突,提高了带宽的利用率;利用异步缓冲将仲裁器和控制器联系在一起,保证仲裁器和控制器可以工作在不同的时钟域,提高控制器对多种速度内存的兼容性;通过数据宽度传输模块来自动适应内存总线宽度,满足使用×32/×16等多种位宽的内存的需要;将地址映射成{[排(ROW)],[组(BANK)],[列(COLUMN)]}格式,同时采用预检测模块,可以提前激活下一个需要操作的组,提高内存的访问效率。在芯片中实现之后,在芯片测试验证方面主要解决的技术难题有：从自动测试设备测试的角度给出了测试流程图和测试要点,可以完成ATE的验证、节省机时;提供了带宽软件测试方法,并且基于此方法经过反复调整测试后将低低仲裁器和普通仲裁器的占用比例设置为20%比80%,实际测试证明,DDR2模式下系统有效带宽由54.48%提高到59.17%,满足多种应用场合的需要。按照电子器件工程联合委员会的标准,对整体系统芯片的时序特性和电器指标有进行了测量,可以发现时钟抖动tJIT(cc)在-143.28ps到104.06ps之间,完全满足JEDEC定义的-160ps到160ps标准,而数据选通脉冲对时钟的延时tDQSS在-126.2ps到179.8ps之间,远小于JEDEC定义的-375ps到375ps的标准,数据建立时间tDS的最小值是240ps,远大于JEDEC定义的最小值30ps,全面验证和测量,可以证明内存控制器所有时序和电气性能满足指标要求。搭配本设计内存控制器的高清电视芯片具有良好的性能。

关键词： DDR2 DDR3 内存控制器仲裁器带宽

Athlon 64 3000＋的内存控制器有瑕疵？

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微型计算机 2005年第3期25卷 97-97,102页

作者：拉拉0240

不久前，笔者将电脑升级到Athlon 64 3000+(Socket754)处理器搭配VIA K8T800主板，并购买了一条V—DATA的DDR400 512MB内存。最初使用一切正常，但当笔者买回第二条相同型号的512MB内存后，问题就出来了：系统启动到POST画面时就一直停... 详细信息

不久前，笔者将电脑升级到Athlon 64 3000+(Socket754)处理器搭配VIA K8T800主板，并购买了一条V—DATA的DDR400 512MB内存。最初使用一切正常，但当笔者买回第二条相同型号的512MB内存后，问题就出来了：系统启动到POST画面时就一直停在那里，连BIOS设置都无法进入!

关键词： 512MB 内存控制器电脑升级 K8T800主板 POST BIOS设置 DDR400 并购 Socket754 购买

AMD-APU的内存控制器的测试技术研究和改进

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AMD-APU的内存控制器的测试技术研究和改进

作者：王菲苏州大学

学位级别：硕士

作为电脑的重要组成部件，内存的进化和发展一直影响着电脑的运算速度和整体性能，虽然市场上最快内存DDR3的最高数据传输速率已经可以达到2133MT/s，但是配置最快的DDR3并不能够保证最高的运算速度，因为系统性能会被另外一个重要参数... 详细信息

作为电脑的重要组成部件，内存的进化和发展一直影响着电脑的运算速度和整体性能，虽然市场上最快内存DDR3的最高数据传输速率已经可以达到2133MT/s，但是配置最快的DDR3并不能够保证最高的运算速度，因为系统性能会被另外一个重要参数“内存延迟”影响。内存延迟是指外置内存管理器必须通过北桥进行内存与处理器之间的数据传输从而带来的传输延迟。为了可以充分发挥内存的高速数据传输能力AMD从K8系列CPU（包括Socket754/939/940等接口的各种处理器）内部开始整合了内存控制器，就可以有效控制内存控制器工作在与处理器核心同样的频率上，而且由于内存与处理器之间的数据传输无需经过北桥，可以有效降低传输延迟，这个内置内存管理器简称为DDR。作为AMD最新的APU产品，市场匹配最高速的内存，为了满足客户的高性能要求，DDR的质量是极为重要部分。 APU是AMD最新主推的集成中央处理器CPU和显卡GPU的芯片，其内部的内存控制器功能比K8系列产品更加强劲，可以支持市面上最快的DDR内存。AMD苏州作为最重要的测试站点致力于有效迅速地判断产品优劣，在保证客户质量的同时有效控制生产成本。测试的内容包括了已有的大多数基础测试，重点是如何确定适合APU的测试条件，然后才可以开始大批量测试。测试条件的选定决定了AMD的测试结果和客户拿到的产品质量，也决定了测试结果能否正确反映出前端生产的问题。选定测试条件需要进行产品特性描述，是半导体测试推出中重要的部分，本文会着重介绍基于APU的特性描述的过程，包括制定计划、实施过程、数据分析和最终决定。产品特性描述的重要性在于选择的测试条件使得测试的误差最小，但是测试硬件的差异性，产品本身特性的波动和测试软件的程序缺陷还是会造成测试的误差。这个误差的表现通常体现在测试不良率上。及时发现测试不良率的变化然后做出改进是AMD产品稳定测试和顺利提供给客户产品的保证。本文会介绍几种不同类型的案例，从问题发现、分析和解决的角度介绍测试内容的改进过程。与研究或设计遇到的问题解决方式不同，整个过程不光着重于技术层面的研究，更重要的是基于大批量测试的分析手法和改进方案。综上所述，本文介绍了基于AMD APU内存控制器的测试发布和改进的整个过程，包括测试内容的制定和发布，产品特性描述和基于大批量测试结果的改进。

关键词：内存控制器测试内容特性描述

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内存控制器的差错控制技术研究

计算机工程 2000年第8期26卷 178-180页

作者：孟宪海李曦陆岚周学海赵振西蚌埠坦克学院蚌埠233013 中国科学技术大学合肥230027

对内存控制器ＥＭＣ的检错纠错机制进行了深入的分析，并结合Ｓｕｎ　ｓｐａｒｃ２０的实现，给出对其进行检测的算法。

关键词：内存控制器 EMAC检测差错控制 EMC模块

DDR3内存控制器的IP核设计及FPGA验证

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DDR3内存控制器的IP核设计及FPGA验证

作者：王正宇兰州交通大学

学位级别：硕士

作为计算机系统的重要组成部件,内存性能的好坏直接影响计算机系统。由于处理器的访问请求不能被内存直接识别,因此,需要内存控制器来负责完成处理器对内存的控制操作,而内存控制器决定了计算机系统所能使用的最大内存容量、存储体数目... 详细信息

作为计算机系统的重要组成部件,内存性能的好坏直接影响计算机系统。由于处理器的访问请求不能被内存直接识别,因此,需要内存控制器来负责完成处理器对内存的控制操作,而内存控制器决定了计算机系统所能使用的最大内存容量、存储体数目、内存类型和速度、内存颗粒的数据深度和数据宽度等重要参数。因此,内存控制器便成为影响内存性能发挥乃至计算机系统整体性能提升的关键因素之一。内存控制器的研究也成为高性能计算、嵌入式系统等领域的研究热点之一论文在研究DDR3SDRAM JEDEC规范JESD79-3E的基础上,首先对DDR3的读写机制和关键技术进行了分析,为控制器的设计提供了理论支撑,然后结合Altera公司的外部存储器解决方案,并考虑嵌入式系统的特点,对控制器的设计方案进行了论证,设计出了DDR3内存控制器IP核的整体架构,接着,采用自顶向下的模块化设计思路,将内存控制器划分为10个子模块,并使用VHDL语言对各个模块进行编程实现。在完成控制器IP核的设计后,首先使用VHDL语言编写了测试平台（Test Bench）,在Quartus10.0SP1和Modelsim软件中对内存控制器IP核进行软件仿真,接着,论文还给出用户接口模块、初始化模块、指令仲裁模块等关键子模块的RTL级仿真结果,并对仿真结果分别进行了分析。最后,在Altera Stratix IV E开发板上对控制器IP核进行了FPGA验证。本论文所设计的DDR3内存控制器IP核具有以下特点：（1）支持Unbuffer ECC or Non-ECC的全系列内存模组,最高可支持容量为8GB的内存模组。（2）具有内存模组自动识别功能,无需进行参数配置等特点,节省了用户在使用控制器IP核时需要配置参数的工作。（3）支持最高工作频率为800MHz,内存带宽为8500Mbps。（4）支持Altera ALTMEMPHY数字接口。（5）该IP核适用于嵌入式系统,具有灵活性好、可移植性强等特点。

关键词： DDR3 IP核内存控制器 FPGA VHDL

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片上内存控制器性能评估和优化

片上内存控制器性能评估和优化

作者：汤彦中国科学院研究生院（计算技术研究所）

学位级别：硕士

存储系统的性能是影响现代计算机系统性能的重要因素之一。近二十年来，芯片结构以及制造工艺的不断改进使得处理器和内存的工作效率都得到了相应的提高。但是，从现在的发展趋势来看，内存工作频率提高的速度远远低于处理器主频提高的... 详细信息

存储系统的性能是影响现代计算机系统性能的重要因素之一。近二十年来，芯片结构以及制造工艺的不断改进使得处理器和内存的工作效率都得到了相应的提高。但是，从现在的发展趋势来看，内存工作频率提高的速度远远低于处理器主频提高的速度，这使得处理器的访存性能越来越成为制约系统性能的瓶颈。工业界和学术界一直致力于缩小处理器和存储器之间的差距，提高处理器的访存效率。最近5年来在硬件方面主要出现了下面三种相关技术，这些技术的出现为存储系统的优化带来了新的机会和问题。 ● DDRⅠ／Ⅱ等新型内存设备(DDRⅠ／Ⅱ SDRAM) ● 片内集成内存控制器(On-chip Memory Controller) ● 多核多线程架构(MultiCore and MultiThreading) 结合龙芯2号处理器的结构特点，本文系统的讨论了上述新的硬件技术对内存控制器设计的影响。本文的贡献主要分成评估和优化两个方面： ◆ 基于程序周期行为的性能评估方法准确快速的性能评估环境和方法是进行各种性能优化的前提，考虑到硬件结构设计的特殊性，软件模拟器正逐渐成为性能评估的重要手段。本文用统计建立了一种基于程序周期行为的快速性能评估方法，在不损失精确度的前提下大大提高了软件模拟的速度。在详细的龙芯模拟器上，把SPEC 2000基准测试程序的模拟时间从10天缩短到40分钟内，IPC误差率控制在5％左右。 ◆ 片上内存控制器的访存调度在处理器内部集成内存控制器以后，内存控制器可以直接访问处理器的访存队列，这为访存调度提供了很大的优化空间。本文比较了传统的地址映射机制和XOR机制在DDR SDRAM下对Page局部性的影响，讨论了单核处理器下和Page模式结合的访存调度策略以及多核处理器访存公平性的问题。实验数据表明，和Open Page模式相比，单核片上访存调度可以使龙芯2号处理器运行SPEC 2000测试程序的平均IPC提高8％左右，Stream测试程序的访存带宽提高23％。对于多核处理器运行SPEC程序的一部分组合，系统的整体性能可以提高7％。

关键词：龙芯处理器内存控制器快速模拟方法访存调度 Page管理地址映射

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片上网络中内存控制器布局方法的研究

片上网络中内存控制器布局方法的研究

作者：陈林辉北京交通大学

学位级别：硕士

随着单芯片多处理器(Chip Multiprocessors,CMP)上集成的处理器核数量不断增多,片上网络架构被提出作为用于CMP的有前景的互联技术。多个处理器核并行执行过程中对于内存带宽有了更高的需求,处理器核和片外内存之间的内存带宽成为一个... 详细信息

随着单芯片多处理器(Chip Multiprocessors,CMP)上集成的处理器核数量不断增多,片上网络架构被提出作为用于CMP的有前景的互联技术。多个处理器核并行执行过程中对于内存带宽有了更高的需求,处理器核和片外内存之间的内存带宽成为一个关键问题(“带宽墙”问题)。在片上网络中集成更多的内存控制器是解决此问题的一种有效且可行的方法。内存控制器在片上网络中的不同位置会对系统性能产生重大影响,在片上网络中如何放置多个内存控制器成为一个重要的问题。先前的研究或耗时巨大、或缺少理论分析、或使用范围受限,因此设计一种高效的布局方法十分重要。本文在对内存访问过程中的延时进行分析之后发现内存控制器的不同布局会导致不同的内存访问延时,尤其是片上通信过程中的争用延时。如何定量表示出争用延时成为一大问题难点。如果能够找到争用延时的替代指标,然后基于替代指标设计出一种高效的计算方法,那么在该方法的基础上,可以针对不同的内存控制器类型得出不同的布局方案。基于以上想法,本文提出了链路忙碌因子以及路径负载这两个替代指标,设计了两阶段的计算方法,并且提出了基于替代指标的布局评价标准。在此基础上,分别针对不同的内存控制器类型找到了在不同网络规模,不同内存控制器数量情形下对应的最优布局。本文的主要工作及创新点如下:一、对内存访问请求的延时进行了分析。我们分析了不同的内存控制器布局将会影响延时组成的哪一部分,找到了受影响最严重的延时组成元素—争用延时。二、提出了链路忙碌因子、路径负载这两个替代指标。链路忙碌因子可以定量表示出每段链路有多少个数据包争用,进而可以用该值来代指数据包在片上通信网络中各段链路上的争用延时。而路径负载可以定量表示出处理器核将内存请求发送到内存控制器所经过的所有链路以及内存控制器将内存回复发送回处理器核所经过的所有链路上一共有多少个数据包争用,进而可以用该值来代指访存请求往返路径上的整个争用延时。三、针对两个替代指标,设计了两阶段的计算方法,并提出了平均路径负载值这个基于替代指标的布局评价标准。针对链路忙碌因子这个替代指标,我们设计了第一阶段的链路忙碌因子标记算法。针对路径负载这个替代指标,以第一阶段的链路忙碌因子标记算法的结果为前提,我们设计了第二阶段的路径负载计数算法。四、针对分离型和集成型两种不同类型的内存控制器,分别找到了在不同网络规模、不同内存控制器数量情形下对应的最优布局。OPNET仿真平台上的实验结果表明,采用本文所提方法找到的内存控制器布局相比于其他布局具有更低的网络延时和更高的网络吞吐量。同时通过本文所提的方法找到了更多的最优布局方案。本论文的研究为未来的CMP设计提供了坚实的理论基础。

关键词：片上网络内存控制器布局链路忙碌因子路径负载