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缺陷无意识的CMOL单元容错映射

计算机辅助设计与图形学学报 2017年第11期29卷 2133-2139页

作者：陈定亨夏银水储飞宁波大学信息科学与工程学院宁波315211

针对CMOS/纳米混合电路(CMOL)中器件高缺陷率的问题,提出一种基于无缺陷单元区域提取的缺陷无意识容错映射方法.首先采用最小逻辑单元和纳米二极管协同检测加速提取出CMOL阵列中无缺陷单元所在区域;然后采用进化算法进行无缺陷区域的CMO... 详细信息

针对CMOS/纳米混合电路(CMOL)中器件高缺陷率的问题,提出一种基于无缺陷单元区域提取的缺陷无意识容错映射方法.首先采用最小逻辑单元和纳米二极管协同检测加速提取出CMOL阵列中无缺陷单元所在区域;然后采用进化算法进行无缺陷区域的CMOL单元映射,通过设计选择策略、适值函数以及精英策略模拟生物进化的过程对解进行全局搜索改进解的质量.实验结果表明,该方法在求解速度和线长上有较大的提升.

关键词：纳米混合电路缺陷无意识容错映射最小逻辑单元进化算法

动态分层及其在CMOL电路缺陷容忍映射优化中的应用

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计算机辅助设计与图形学学报 2019年第8期31卷 1457-1466页

作者：查晓婧夏银水储飞宁波大学信息科学与工程学院

由于CMOS/纳米混合电路(CMOL)中存在高缺陷率,缺陷容忍映射成为解决CMOL电路实用化的必需方法.针对传统的整体缺陷容忍方法中存在的耗时、难以求解大电路等问题,提出基于动态分层的缺陷容忍映射优化方法.首先对电路的缺陷进行了分类,然... 详细信息

由于CMOS/纳米混合电路(CMOL)中存在高缺陷率,缺陷容忍映射成为解决CMOL电路实用化的必需方法.针对传统的整体缺陷容忍方法中存在的耗时、难以求解大电路等问题,提出基于动态分层的缺陷容忍映射优化方法.首先对电路的缺陷进行了分类,然后以缺陷数递减的方式对CMOL电路进行动态分层,最后采用修改的禁忌算法在分层后的CMOL电路中验证所提出方法的性能.ISCAS测试电路的实验结果表明,与已有方法相比,文中方法在线长和映射速度方面有较明显优势.

关键词： CMOL电路缺陷容忍动态分层禁忌搜索算法

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纳米/CMOS电路单元的快速映射

计算机辅助设计与图形学学报 2011年第3期23卷 514-520页

作者：储飞夏银水王伦耀宁波大学信息科学与工程学院宁波315211

针对纳米/CMOS混合电路(CMOL)单元映射问题,提出一种基于混合遗传算法的映射算法.将任意布尔电路转换为适于CMOL映射的基于或非门的电路,读入该电路进行染色体编码,形成初始种群;每一代种群经过二维交叉算子、变异算子进行解空间全局搜... 详细信息

针对纳米/CMOS混合电路(CMOL)单元映射问题,提出一种基于混合遗传算法的映射算法.将任意布尔电路转换为适于CMOL映射的基于或非门的电路,读入该电路进行染色体编码,形成初始种群;每一代种群经过二维交叉算子、变异算子进行解空间全局搜索,并引入模拟退火算法进行局部搜索使种群个体得以改进.对ISCAS和MCNC标准电路的实验结果表明,采用该算法进行求解不仅使电路面积小、时延短,且具有求解速度快、能处理规模较大电路的特点.

关键词：纳米混合电路映射混合遗传算法优化

Solid-state non-volatile memories based on vdW heterostructure-based vertical-transport ferroelectric field-effect transistors

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Science China(Information Sciences) 2024年第6期67卷 198-206页

作者： Qiyu YANG Zheng-Dong LUO Fei XIAO Junpeng ZHANG Dawei ZHANG Dongxin TAN Xuetao GAN Yan LIU zhufei chu Yinshui XIA Genquan HAN Hangzhou Institute of Technology Xidian University State Key Discipline Laboratory of Wide Band Gap Semiconductor Technology School of MicroelectronicsXidian University School of Artificial Intelligence Xidian University School of Materials Science and Engineering University of New South Wales (UNSW) Sydney ARC Centre of Excellence in Future Low-Energy Electronics Technologies (FLEET) University of New South Wales (UNSW) Sydney Key Laboratory of Light Field Manipulation and Information Acquisition Ministry of Industry and Information Technologyand Shaanxi Key Laboratory of Optical Information TechnologySchool of Physical Science and TechnologyNorthwestern Polytechnical University Faculty of Electrical Engineering and Computer Science Ningbo University

Driven by the explosive development of data-centric computation applications, it is becoming urgent to develop in-memory computing devices that are beyond the von Neumann architecture with an arrangement of separated logic and memory components. The transistor-type solid-state non-volatile memories,such as ferroelectric field-effect transistors(Fe FETs), have long been regarded as a competitive candidate for future in-memory computing architectures. However, the density scaling towards high-density arrays would require advanced Fe FETs with reduced footprints, which remains a great challenge so far. Here, a vertical-transport(VT) Fe FET that flips the charge transport channel perpendicular to the substrate plane is proposed, in which a ferroelectric gate and a van der Waals(vd W) heterojunction channel are vertically integrated, effectively reducing the device footprints. The proposed VT-Fe FET shows not only the robust binary non-volatile memory states but also several key synaptic functionalities at the device level. An artificial neural network with supervised learning was simulated based on the device conductance switching properties,showing excellent classification accuracy for the MNIST handwritten digits. These findings suggest that the proposed VT-Fe FET could offer a new solution for future non-volatile memories as well as more advanced neuromorphic systems.

关键词： vdW heterostructure non-volatile memory vertical-transport transistor ferroelectric field-effect transistor memristive devices

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电压岛驱动的多级布图规划优化算法

西安电子科技大学学报 2015年第6期42卷 184-190页

作者：杜世民夏银水储飞杨润萍宁波大学信息科学与工程学院浙江宁波315211 宁波大学科学技术学院浙江宁波315212

针对多电压布图算法速度较慢、空白面积较高这一问题,提出了一种电压岛驱动的多级布图规划优化方法.首先,以功耗为优化目标,应用线性整数规划分配模块电压,将相同电压的模块划分至同一电压岛;其次,提出一种基于枚举和形状曲线相加的快... 详细信息

针对多电压布图算法速度较慢、空白面积较高这一问题,提出了一种电压岛驱动的多级布图规划优化方法.首先,以功耗为优化目标,应用线性整数规划分配模块电压,将相同电压的模块划分至同一电压岛;其次,提出一种基于枚举和形状曲线相加的快速方法对所得各电压岛进行布图;最后,构建一个线性规划模型来求解通过交换布图解中模块位置来减少线长的问题,对线长做进一步优化.实验结果表明,和已有方法相比,该方法在算法速度和芯片空白面积率方面有较明显优势.

关键词：低功耗布图规划多电压电压岛多级优化

多级混合极性Reed-Muller逻辑电路功耗优化

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计算机辅助设计与图形学学报 2024年第4期36卷 615-624页

作者：赵子豪储飞王伦耀夏银水宁波大学信息科学与工程学院宁波315211

针对多级混合极性Reed-Muller(MPRM)电路功耗优化问题,提出一种基于列表法和onset法的多级MPRM功耗优化算法.对于电路的各个割集,结合列表法和多输入AND/XOR门低功耗分解模型,遍历所有极性下的二级MPRM最优功耗函数;然后在二级MPRM函数... 详细信息

针对多级混合极性Reed-Muller(MPRM)电路功耗优化问题,提出一种基于列表法和onset法的多级MPRM功耗优化算法.对于电路的各个割集,结合列表法和多输入AND/XOR门低功耗分解模型,遍历所有极性下的二级MPRM最优功耗函数;然后在二级MPRM函数的基础上,通过onset法得到多级MPRM函数,对其中的多输入AND/XOR门进行低功耗分解.在MCNC和EPFL测试集上的实验结果表明,与原电路相比,所提算法的平均功耗优化率达到49.90%和27.87%;与二级MPRM功耗优化算法相比,该算法的平均面积优化率为20.52%,平均功耗优化率达到21.24%.

关键词：多级混合极性Reed-Muller 功耗优化逻辑综合

多电压SoC引线压焊供电引脚分配及电源网络拓扑优化

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计算机辅助设计与图形学学报 2014年第9期26卷 1501-1508页

作者：储飞夏银水王伦耀翟军宁波大学信息科学与工程学院宁波315211

针对较大电压降易导致电压岛内电路宏模块供电不足,引起电路失效的问题,基于引线压焊技术封装芯片,提出一种面向多电压技术的电压岛供电引脚分配及电源网络拓扑优化方法.首先根据电压岛的物理布图信息,采用弹簧模型确定电压岛供电引脚... 详细信息

针对较大电压降易导致电压岛内电路宏模块供电不足,引起电路失效的问题,基于引线压焊技术封装芯片,提出一种面向多电压技术的电压岛供电引脚分配及电源网络拓扑优化方法.首先根据电压岛的物理布图信息,采用弹簧模型确定电压岛供电引脚位置实现电压降优化;然后通过建立稠密的虚拟电源网络,利用增量式方法完成电源网络的拓扑优化.通过对GSRC标准电路测试的实验结果表明,与固定供电引脚方法相比,文中提出的供电引脚分配方法平均降低电压降26.1%;而电源网络拓扑优化方法产生的非规则网络,使得电源网络布线面积较规则电源网络的布线面积平均降低84.5%.

关键词：片上系统多电压供电引脚分配电源网络

基于门节点分级选择的CMOL电路单元快速容错映射

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计算机辅助设计与图形学学报 2017年第1期29卷 172-179页

作者：汪纪波夏银水储飞王伦耀宁波大学信息科学与工程学院宁波315211

针对存在缺陷CMOL电路的单元容错映射问题,提出了一种分级选择电路门节点的容错映射方法.首先通过拓扑排序求出电路门的逻辑级;然后采用级间隔的方式进行选择,并对有缺陷连接的门节点进行惩罚,提高其被选择配置的概率.实验结果表明,与... 详细信息

针对存在缺陷CMOL电路的单元容错映射问题,提出了一种分级选择电路门节点的容错映射方法.首先通过拓扑排序求出电路门的逻辑级;然后采用级间隔的方式进行选择,并对有缺陷连接的门节点进行惩罚,提高其被选择配置的概率.实验结果表明,与已有算法相比,该方法平均选择配置的门节点总数明显减少,在纳米二极管常开缺陷密度为40%、牺牲0.18%线长的情况下,CPU平均运行时间减少了30.68%.

关键词： CMOL电路容错映射逻辑级

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逻辑函数高阶布尔c-偏导数求解的算法实现

计算机辅助设计与图形学学报 2017年第8期29卷 1557-1562页

作者：瞿婷王伦耀夏银水储飞宁波大学信息科学与工程学院宁波315211

针对已有方法在求解布尔c-偏导数时只能解决小规模电路的问题,提出一种基于变量操作运算的大函数高阶布尔c-偏导数求解算法.首先将高阶布尔c-偏导数求解运算转化为逻辑函数的展开运算;然后根据乘积项是否包含需要展开的变量将函数分解... 详细信息

针对已有方法在求解布尔c-偏导数时只能解决小规模电路的问题,提出一种基于变量操作运算的大函数高阶布尔c-偏导数求解算法.首先将高阶布尔c-偏导数求解运算转化为逻辑函数的展开运算;然后根据乘积项是否包含需要展开的变量将函数分解成需要展开和不需要展开的二部分,进一步提高算法的速度.文中算法用C语言编程实现,并用MCNC测试电路进行了测试,结果表明,该算法能快速实现大函数高阶c-偏导数的求解;其效率与函数拆分的结果有关,但对输入变量的数量不敏感.

关键词：布尔c-导数布尔c-偏导数高阶位运算