检索结果-南通市图书馆

Design of a 3D Wilkinson power divider using through glass via technology

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Journal of Semiconductors 2018年第12期39卷 197-200页

作者： Jifei Sang Libo Qian Yinshui Xia Huakang xia Faculty of Electrical Engineering and Computer Science Ningbo University

Due to its low electrical loss and low process cost, a glass interposer has been developed to provide a compelling alternative to the silicon-based interposer for packaging of future 2-D and 3-D ICs. In this study,through glass vias(TGVs) are used to implement 3-D inductors for minimal footprint and large quality factor. Using the inductors and parallel plate capacitors, a compact 3-D Wilkinson power divider is designed and analyzed.Compared with some reported power dividers, the proposed TGV-based circuit has an ultra-compact size and excellent electrical performance.

关键词： 3D integration glass interposer through glass vias power divider

基于同步电荷提取和翻转的可扩展异质能量俘获电路

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传感技术学报 2024年第4期37卷 558-568页

作者：祁钰耀夏银水宁波大学信息科学与工程学院浙江宁波315211

为了提供更加稳定可靠的能量,针对异质能的混合能量俘获问题,提出了一种基于同步电荷提取和翻转的可扩展异质能量俘获(Extensible Synchronous Charge Extraction and Inversion for Heterogeneous Energy Harvesting,EH-SCEI)电路。所提出的EH-SCEI电路,利用无源的峰值检测电路和RC微分电路在压电电压峰值时实现异质能源同步提取,并提出将部分电荷提取到储能端而另一部分电荷进行翻转以提高俘能效率的方法。仿真和实验结果均表明,所提出的电路可以对多个具有任意相位差的压电换能器进行能量采集并可根据实际的应用场景进行扩展;与现有电路相比,在输入输出范围、负载相关性、俘获效率等性能上,均有较大改善。

关键词：能量俘获同步电荷提取和翻转(SCEI) RC微分电路异质能源可扩展

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基于深度强化学习的存内计算部署优化算法

计算机应用研究 2023年第9期40卷 2616-2620页

作者：胡益笛夏银水宁波大学信息科学与工程学院浙江宁波315211

针对存内计算大规模神经网络部署导致的计算延迟、运行功耗较大等问题,提出了基于深度强化学习的神经网络部署优化算法。首先,建立了马尔可夫决策过程的任务模型,优化神经网络的延迟和功耗,完成片上计算核心的部署。其次,针对优化部署... 详细信息

针对存内计算大规模神经网络部署导致的计算延迟、运行功耗较大等问题,提出了基于深度强化学习的神经网络部署优化算法。首先,建立了马尔可夫决策过程的任务模型,优化神经网络的延迟和功耗,完成片上计算核心的部署。其次,针对优化部署过程中,存在求解空间过大、探索能力不足等问题,提出了一种基于深度强化学习的智能部署优化算法,从而得到近似最优的神经网络部署策略。最后,针对强化学习探索能力不足的问题,提出了一种基于内在激励的奖励策略,鼓励探索未知解空间,提高部署质量,解决陷入局部最优等问题。实验结果表明,该算法与目前强化学习算法相比能进一步优化功耗和延迟。

关键词：存内计算深度强化学习神经网络部署近端策略优化内在激励

Solid-state non-volatile memories based on vdW heterostructure-based vertical-transport ferroelectric field-effect transistors

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Science China(Information Sciences) 2024年第6期67卷 198-206页

作者： Qiyu YANG Zheng-Dong LUO Fei xiaO Junpeng ZHANG Dawei ZHANG Dongxin TAN Xuetao GAN Yan LIU Zhufei CHU Yinshui Xia Genquan HAN Hangzhou Institute of Technology Xidian University State Key Discipline Laboratory of Wide Band Gap Semiconductor Technology School of MicroelectronicsXidian University School of Artificial Intelligence Xidian University School of Materials Science and Engineering University of New South Wales (UNSW) Sydney ARC Centre of Excellence in Future Low-Energy Electronics Technologies (FLEET) University of New South Wales (UNSW) Sydney Key Laboratory of Light Field Manipulation and Information Acquisition Ministry of Industry and Information Technologyand Shaanxi Key Laboratory of Optical Information TechnologySchool of Physical Science and TechnologyNorthwestern Polytechnical University Faculty of Electrical Engineering and Computer Science Ningbo University

Driven by the explosive development of data-centric computation applications, it is becoming urgent to develop in-memory computing devices that are beyond the von Neumann architecture with an arrangement of separated logic and memory components. The transistor-type solid-state non-volatile memories,such as ferroelectric field-effect transistors(Fe FETs), have long been regarded as a competitive candidate for future in-memory computing architectures. However, the density scaling towards high-density arrays would require advanced Fe FETs with reduced footprints, which remains a great challenge so far. Here, a vertical-transport(VT) Fe FET that flips the charge transport channel perpendicular to the substrate plane is proposed, in which a ferroelectric gate and a van der Waals(vd W) heterojunction channel are vertically integrated, effectively reducing the device footprints. The proposed VT-Fe FET shows not only the robust binary non-volatile memory states but also several key synaptic functionalities at the device level. An artificial neural network with supervised learning was simulated based on the device conductance switching properties,showing excellent classification accuracy for the MNIST handwritten digits. These findings suggest that the proposed VT-Fe FET could offer a new solution for future non-volatile memories as well as more advanced neuromorphic systems.

关键词： vdW heterostructure non-volatile memory vertical-transport transistor ferroelectric field-effect transistor memristive devices

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面向功耗优化的CMOL电路容错映射

计算机辅助设计与图形学学报 2021年第4期33卷 616-623页

作者：谢尚銮夏银水查晓婧宁波大学信息科学与工程学院宁波315211

针对CMOS/纳米线/分子混合(CMOL)电路的缺陷导致电路功耗增加这一问题,提出基于单元限用的容错映射方法.首先建立缺陷对的功耗模型,分析常连缺陷对的映射模式对功耗的影响;然后通过高功耗单元的限用与功耗约束的设置,以减少高成本映射... 详细信息

针对CMOS/纳米线/分子混合(CMOL)电路的缺陷导致电路功耗增加这一问题,提出基于单元限用的容错映射方法.首先建立缺陷对的功耗模型,分析常连缺陷对的映射模式对功耗的影响;然后通过高功耗单元的限用与功耗约束的设置,以减少高成本映射模式带来的功耗开销;最后采用改进的遗传算法完成电路容错映射. ISCAS标准测试电路的实验结果表明,所提方法在成功容错映射的基础上,有效地减少了电路的功耗与面积,同时对求解速度也有较好的优化.

关键词： CMOS/纳米线/分子混合(CMOL)电路容错映射功耗遗传算法

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基于近似计算与多数覆盖技术的电路面积优化

计算机辅助设计与图形学学报 2022年第3期34卷 332-340页

作者：邹九发王伦耀储飞夏银水宁波大学信息科学与工程学院宁波315211

针对基于最小项的近似计算技术不适合解决大规模电路面积优化问题,提出一种采用乘积项和逻辑覆盖的电路面积近似计算技术优化算法.利用基于乘积项的多数覆盖技术实现近似逻辑函数搜索,用逻辑覆盖不相交运算实现近似函数错误率计算,可以... 详细信息

针对基于最小项的近似计算技术不适合解决大规模电路面积优化问题,提出一种采用乘积项和逻辑覆盖的电路面积近似计算技术优化算法.利用基于乘积项的多数覆盖技术实现近似逻辑函数搜索,用逻辑覆盖不相交运算实现近似函数错误率计算,可以有效地避免因输入变量增加和最小项数量激增导致算法效率低下甚至无法工作的问题.文中算法用C编程并经MCNC测试电路进行测试,实验结果表明,文中算法可实现大电路的面积优化,且具有运算速度对电路的输入变量数不敏感的特点.在平均错误率为3.67%时,平均电路面积减少42.29%.

关键词：近似计算不相交锐积多数覆盖面积优化逻辑综合

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缺陷无意识的CMOL单元容错映射

计算机辅助设计与图形学学报 2017年第11期29卷 2133-2139页

作者：陈定亨夏银水储飞宁波大学信息科学与工程学院宁波315211

针对CMOS/纳米混合电路(CMOL)中器件高缺陷率的问题,提出一种基于无缺陷单元区域提取的缺陷无意识容错映射方法.首先采用最小逻辑单元和纳米二极管协同检测加速提取出CMOL阵列中无缺陷单元所在区域;然后采用进化算法进行无缺陷区域的CMO... 详细信息

针对CMOS/纳米混合电路(CMOL)中器件高缺陷率的问题,提出一种基于无缺陷单元区域提取的缺陷无意识容错映射方法.首先采用最小逻辑单元和纳米二极管协同检测加速提取出CMOL阵列中无缺陷单元所在区域;然后采用进化算法进行无缺陷区域的CMOL单元映射,通过设计选择策略、适值函数以及精英策略模拟生物进化的过程对解进行全局搜索改进解的质量.实验结果表明,该方法在求解速度和线长上有较大的提升.

关键词：纳米混合电路缺陷无意识容错映射最小逻辑单元进化算法

动态分层及其在CMOL电路缺陷容忍映射优化中的应用

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计算机辅助设计与图形学学报 2019年第8期31卷 1457-1466页

作者：查晓婧夏银水储飞宁波大学信息科学与工程学院

由于CMOS/纳米混合电路(CMOL)中存在高缺陷率,缺陷容忍映射成为解决CMOL电路实用化的必需方法.针对传统的整体缺陷容忍方法中存在的耗时、难以求解大电路等问题,提出基于动态分层的缺陷容忍映射优化方法.首先对电路的缺陷进行了分类,然... 详细信息

由于CMOS/纳米混合电路(CMOL)中存在高缺陷率,缺陷容忍映射成为解决CMOL电路实用化的必需方法.针对传统的整体缺陷容忍方法中存在的耗时、难以求解大电路等问题,提出基于动态分层的缺陷容忍映射优化方法.首先对电路的缺陷进行了分类,然后以缺陷数递减的方式对CMOL电路进行动态分层,最后采用修改的禁忌算法在分层后的CMOL电路中验证所提出方法的性能.ISCAS测试电路的实验结果表明,与已有方法相比,文中方法在线长和映射速度方面有较明显优势.

关键词： CMOL电路缺陷容忍动态分层禁忌搜索算法

A detection method for logic functions suitable for dual-logic synthesis

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Progress in Natural Science:Materials International 2009年第10期19卷 1311-1315页

作者： Yinshui Xia,Fei Sun,Keyi Mao The Faculty of Information Science & Engineering,Ningbo University,Ningbo 315211,China The Faculty of Information Science & Engineering Ningbo University Ningbo 315211 China

Logic functions can be implemented in either AND/OR/NOT-based traditional Boolean(TB) logic or AND/XOR-based Reed-Muller(RM) logic.To the majority of logic functions,it will be beneficial to be partially implemented in both TB logic and RM logic,called dual-logic.In this paper,a detection condition favoring dual-logic synthesis is proposed.A corresponding detection algorithm is developed and implemented in C.The algorithm is applied to test a set of MCNC91 benchmarks for verifying the algorithm.The results show that the proposed algorithm is more efficient than published ones.

关键词： Logic synthesis Boolean logic Reed-Muller logic Detection method