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一种抗DPA攻击的双轨信号平行布线方法

计算机工程与科学 2011年第4期33卷 50-55页

作者：乐大珩齐树波张民选并行与分布处理国防科技重点实验室湖南长沙410073

双轨预充电逻辑是一种有效的差分功耗分析(DPA)攻击防护技术,其需要解决的关键问题在于必须保证互补的双轨信号线具有对称的电容负载。本文提出了一种双轨信号布线方法,能够基于商用的布局布线EDA工具实现双轨信号的平行布线,从而实现... 详细信息

双轨预充电逻辑是一种有效的差分功耗分析(DPA)攻击防护技术,其需要解决的关键问题在于必须保证互补的双轨信号线具有对称的电容负载。本文提出了一种双轨信号布线方法,能够基于商用的布局布线EDA工具实现双轨信号的平行布线,从而实现电容负载对称的目的。本方法首先利用EDA工具在奇数个布线轨道中对单轨网表进行布线,然后将信号线复制并平移到相邻的布线轨道得到双轨信号布线结果。这样,每对双轨信号线都有相同的布线结构,因而具有相同的电容负载。利用所提出的平行布线方法实现了一个AES加密协处理器,实验结果表明平行布线的双轨信号电容负载具有优异的对称性。

关键词：差分功耗分析攻击双轨预充电逻辑平行布线

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片上多核Cache资源管理机制研究

计算机科学 2011年第1期38卷 295-301页

作者：贾小敏张民选齐树波赵天磊国防科技大学计算机学院长沙410073

随着片上多核成为处理器发展的主流和片上Cache资源的持续增长,Cache资源的管理已成为片上多核的关键问题。介绍了片上多核Cache资源管理的研究进展,依据研究内容将Cache资源的管理分为Cache划分和Cache共享两类。对Cache划分,探讨了其... 详细信息

随着片上多核成为处理器发展的主流和片上Cache资源的持续增长,Cache资源的管理已成为片上多核的关键问题。介绍了片上多核Cache资源管理的研究进展,依据研究内容将Cache资源的管理分为Cache划分和Cache共享两类。对Cache划分,探讨了其主要组成部分和一般形式,分析和比较了典型的片上多核Cache划分机制。对Cache共享,给出了其主要研究内容,并介绍和比较了几种主流的片上多核Cache共享机制。通过分析,认为软硬件协同管理的页划分应是未来片上多核Cache划分机制的研究重点;而片上多核Cache共享机制的研究则应从目标应用的Cache行为特征着手。

关键词：片上多核 Cache资源管理 Cache划分 Cache共享非一致Cache

程序执行的精确重现技术及其在体系结构模拟中的应用

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计算机学报 2011年第11期34卷 2073-2083页

作者：赵天磊唐遇星徐炜遐付桂涛齐树波贾小敏张民选国防科学技术大学计算机学院长沙410073

近年来有研究提出利用动态二进制翻译技术(Dynamic Binary Translation,DBT)加速程序代表性模拟点的提取,然而这些研究并未考虑DBT方法对模拟结果准确度的影响.实验发现,对于某些程序,DBT加速方法会带来将近20%的误差.经分析,误差的根... 详细信息

近年来有研究提出利用动态二进制翻译技术(Dynamic Binary Translation,DBT)加速程序代表性模拟点的提取,然而这些研究并未考虑DBT方法对模拟结果准确度的影响.实验发现,对于某些程序,DBT加速方法会带来将近20%的误差.经分析,误差的根源在于程序在DBT执行和模拟执行时执行踪迹有巨大差异,即程序执行踪迹的不可重现性.本文系统地分析了引起程序执行踪迹不可重现的原因,提出了解决方法.实验证实,利用文中提出的方法,可以在不影响性能的情况下,实现程序执行踪迹的精确重现,从而保证DBT方法与传统模拟方法具有完全相同的精确度.

关键词：应用程序行为分析模拟误差可重现模拟执行踪迹二进制翻译 SimPoint BBVProfile

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片上非一致Cache体系结构研究

计算机工程与科学 2009年第8期31卷 93-98页

作者：贾小敏黄彩霞张民选孙彩霞齐树波并行与分布处理国家重点实验室湖南长沙410073 长沙学院计算机科学与技术系湖南长沙410003

随着集成电路制造工艺的发展,片上集成大容量Cache成为微处理器的发展趋势。然而,互连线延迟所占比例越来越大,成为大容量Cache的性能瓶颈,因此需要新的Cache体系结构来克服这些问题。非一致Cache体系结构通过在Cache内部支持多级延迟... 详细信息

随着集成电路制造工艺的发展,片上集成大容量Cache成为微处理器的发展趋势。然而,互连线延迟所占比例越来越大,成为大容量Cache的性能瓶颈,因此需要新的Cache体系结构来克服这些问题。非一致Cache体系结构通过在Cache内部支持多级延迟和数据块迁移来减少Cache的命中时间,提高性能,从而克服互连线延迟对大容量Cache的限制,已经成为微处理器片上存储结构的研究热点。本文回顾了非一致Cache体系结构模型的研究进展,特别是对片上多核处理器中的非一致Cache体系结构模型进行了详细介绍,比较了不同模型的贡献和不足。最后,对非一致Cache体系结构的发展进行了展望。

关键词：非一致Cache结构多级延迟块迁移片上多核

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面向流应用的流寄存器文件

计算机工程 2008年第18期34卷 263-265页

作者：马驰远陈海燕齐树波陈书明肖嵘国防科技大学并行与分布处理国家重点实验室长沙410073 国防科技大学计算机学院长沙410073 廊坊广播电视大学廊坊065000

存储系统是通用处理器在处理流应用时的瓶颈。该文基于FT64流处理器体系结构,提出一种面向流应用的流寄存器文件结构设计方法和数据传输机制,分析它在FT64中的作用。通过采用大容量、高带宽、虚拟多端口的存储器,将大部分流数据存取操... 详细信息

存储系统是通用处理器在处理流应用时的瓶颈。该文基于FT64流处理器体系结构,提出一种面向流应用的流寄存器文件结构设计方法和数据传输机制,分析它在FT64中的作用。通过采用大容量、高带宽、虚拟多端口的存储器,将大部分流数据存取操作限制在寄存器文件这一层次,减少了主存压力。实验结果表明,该结构能很好地适应流应用需求。

关键词：流寄存器文件流处理器 FT64处理器计算核心存储

一种面向片上互连的自适应通道双缓冲延迟模型

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计算机工程与科学 2012年第9期34卷 58-63页

作者：齐树波李晋文乐大珩赵天磊张民选并行与分布处理国防科技重点实验室湖南长沙410073

随着集成电路工艺的等比例缩小,互连线延迟相对门延迟增加,导致报文在片上网络路由器之间的传输需要多个时钟周期。但是,在基于信用点流控策略中,物理链路中的寄存器在发生拥塞时不能够缓冲报文。因此,本文提出了一种自适应的通道双缓... 详细信息

随着集成电路工艺的等比例缩小,互连线延迟相对门延迟增加,导致报文在片上网络路由器之间的传输需要多个时钟周期。但是,在基于信用点流控策略中,物理链路中的寄存器在发生拥塞时不能够缓冲报文。因此,本文提出了一种自适应的通道双缓冲结构,能够在发生拥塞时缓冲报文。通过门级电路的设计和分析,根据逻辑努力方法建立了CDB的延迟模型。延迟模型的准确性利用Synopsys时序分析工具Prime Time在TSMC的65nm工艺库下被验证,两者相差不超过一个τ4。结果表明,在32nm工艺下,1mm长的半全局互连线通道双缓冲(CDB)和简单流水线(SPLS)所需要的级数相同。

关键词：片上网络通道双缓冲延迟模型

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舰船医疗设备管理方法探讨

海军医学杂志 2014年第4期35卷 315-317页

作者：刘勇齐树波侯正松骆星九海军医学研究所上海200433 解放军第四一一医院

随着海军的战略转型和维护海洋权益任务的日益繁重,海军舰艇远洋航行日趋常态化。现代海战由于高新武器的大量使用,战斗减员具有伤员大批量发生,伤情复杂,休克、多处伤和烧冲复合伤多,减员率、死亡率高的特点。针对战斗减员的特点,海军... 详细信息

随着海军的战略转型和维护海洋权益任务的日益繁重,海军舰艇远洋航行日趋常态化。现代海战由于高新武器的大量使用,战斗减员具有伤员大批量发生,伤情复杂,休克、多处伤和烧冲复合伤多,减员率、死亡率高的特点。针对战斗减员的特点,海军舰艇加强了舰船医疗功能建设,逐步配备了技术含量高、功能复杂、保养要求高、针对性强的先进医疗设备。一方面这些先进的医疗设备极大地提高了舰艇上伤病诊治能力,另一方面对舰艇军医的能力提出了更高的要求。

关键词：舰艇医疗设备管理

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流寄存器文件的实现及性能测评

计算机工程与科学 2009年第1期31卷 125-129页

作者：陈海燕齐树波衣晓飞邓让钰李春江国防科技大学计算机学院湖南长沙410073

FT64是一款自主研发的面向科学计算的64位流处理器。本文介绍了该处理器的微体系结构及其编程模型,重点讨论了片内流寄存器文件实现的关键技术;该流寄存器文件具有硬件代价低、支持多流虚拟并发访问等特性。测试结果表明,流寄存器文件... 详细信息

FT64是一款自主研发的面向科学计算的64位流处理器。本文介绍了该处理器的微体系结构及其编程模型,重点讨论了片内流寄存器文件实现的关键技术;该流寄存器文件具有硬件代价低、支持多流虚拟并发访问等特性。测试结果表明,流寄存器文件满足某些类科学计算与工程应用的带宽需求。

关键词： FT64流处理器流寄存器文件虚拟并发访问性能评测

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面向片上网络的多播吞吐率和能量模型

面向片上网络的多播吞吐率和能量模型