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一种对面积开销有效的组合逻辑选择性加固方案

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计算机研究与发展 2010年第S1期47卷 173-177页

作者：王俊梁华国黄正峰吴珍妮秦晨飞合肥工业大学计算机与信息学院合肥230009 合肥工业大学电子科学与应用物理学院合肥230009

工艺尺寸进入纳米级后,数字电路的可靠性面临高能粒子效应、延时故障、器件老化等方面的威胁.提高可靠性同时也面临着面积、延时、功耗等方面的挑战.针对高能粒子瞬时效应中影响组合逻辑电路的单事件瞬态(SET),提出一种对面积开销有效... 详细信息

工艺尺寸进入纳米级后,数字电路的可靠性面临高能粒子效应、延时故障、器件老化等方面的威胁.提高可靠性同时也面临着面积、延时、功耗等方面的挑战.针对高能粒子瞬时效应中影响组合逻辑电路的单事件瞬态(SET),提出一种对面积开销有效的组合逻辑选择性加固方案.ISCAS-89标准电路在45nm Nangate工艺下的实验证明,该方案平均增加11.14%～44.74%的面积开销,可达到50%～99%的可靠性.

关键词：组合逻辑可靠性单事件瞬态选择性加固

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基于免疫算法的Web数据挖掘技术的研究

电脑知识与技术 2017年第4X期13卷 245-246,252页

作者：黄正峰安徽电信工程有限责任公司安徽合肥230088

随着信息化水平的逐渐提高,网络中传输的数据量也不断扩大,在海量数据中进行高效的数据筛选,并从中挖掘出有价值的目标信息已经成为目前信息处理领域内研究的热点。由于网络数据具有分布范围广、数据量大、时间跨度长等特点,因此对数据... 详细信息

随着信息化水平的逐渐提高,网络中传输的数据量也不断扩大,在海量数据中进行高效的数据筛选,并从中挖掘出有价值的目标信息已经成为目前信息处理领域内研究的热点。由于网络数据具有分布范围广、数据量大、时间跨度长等特点,因此对数据挖掘工作带来了一定的困难。免疫算法作为一款性能优良的智能算法,其全局性搜索收敛性能得到了广泛的肯定。该文提出将该算法应用到Web数据挖掘工作中并对其进行优化,有效地提高了数据查询的效率和准确性,具有一定的应用价值。

关键词：免疫算法数据挖掘最优查询

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关于网络性能异常检测技术的研究和优化

电脑知识与技术 2017年第5期13卷 42-43,47页

作者：黄正峰安徽电信工程有限责任公司安徽合肥230088

我国网络通信规模巨大，且随着用户对网络服务质量的要求不断提高，导致网络中存在大量类型各异的数据，为了完成这些数据的传输任务，网络设备不得不耗费更多的资源进行计算与处理，这对网络整体性能的稳定造成了一定的影响。在此情况... 详细信息

我国网络通信规模巨大，且随着用户对网络服务质量的要求不断提高，导致网络中存在大量类型各异的数据，为了完成这些数据的传输任务，网络设备不得不耗费更多的资源进行计算与处理，这对网络整体性能的稳定造成了一定的影响。在此情况下，网络性能维护工作必须加以改进和完善，其重点就在于网络异常点的确定与处理。该文提出了一种基于SVM的网络异常点检测技术，并构建了相关的同点时间序列模型，能够对网络异常点实施动态检测，具有一定的推广价值。

关键词： SVM 网络性能异常点检测

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65nm工艺下单粒子加固锁存器设计

计算机辅助设计与图形学学报 2016年第8期28卷 1393-1400页

作者：黄正峰钱栋良梁华国易茂祥欧阳一鸣闫爱斌合肥工业大学电子科学与应用物理学院合肥230009 合肥工业大学计算机与信息学院合肥230009

随着工艺尺寸的缩减,单粒子引发的软错误成为威胁电路可靠性的重要原因.基于SMIC 65 nm CMOS工艺,提出一种单粒子加固锁存器设计.首先针对单粒子翻转,使用具有状态保持功能的C单元,并且级联成两级;然后针对单粒子瞬态,将延迟单元嵌入在... 详细信息

随着工艺尺寸的缩减,单粒子引发的软错误成为威胁电路可靠性的重要原因.基于SMIC 65 nm CMOS工艺,提出一种单粒子加固锁存器设计.首先针对单粒子翻转,使用具有状态保持功能的C单元,并且级联成两级;然后针对单粒子瞬态,将延迟单元嵌入在锁存器内部并与级联C单元构成时间冗余;最后选择基于施密特触发器的电路作为延迟单元.实验结果表明,相比已有的加固设计,该锁存器不存在共模故障敏感节点,还能容忍时钟电路中的单粒子瞬态;版图面积、功耗和时钟电路功耗分别平均下降30.58%,44.53%和26.51%;且该锁存器的功耗对工艺、供电电压和温度的波动不敏感.

关键词：软错误单粒子翻转单粒子瞬态加固锁存器时间冗余

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基于分布式游标法的2.5DIC传输线测试

计算机辅助设计与图形学学报 2017年第10期29卷 1935-1940页

作者：卞景昌梁华国倪天明聂牧黄正峰易茂祥合肥工业大学电子科学与应用物理学院合肥230009 合肥工业大学计算机与信息学院合肥230009

为解决现有2.5D IC传输线测试方法适用性差、面积开销大和分辨率不稳定等问题,提出基于分布式游标法的传输线测试方法.首先根据传输线的数量和分布情况择优选择普通游标和环形游标2种游标结构;然后把游标延时线的所有延时单元平均分配... 详细信息

为解决现有2.5D IC传输线测试方法适用性差、面积开销大和分辨率不稳定等问题,提出基于分布式游标法的传输线测试方法.首先根据传输线的数量和分布情况择优选择普通游标和环形游标2种游标结构;然后把游标延时线的所有延时单元平均分配给每条传输线,使所有传输线共享一条游标延时线;最后将传输线延时量化为数字码输出.实验结果表明,与现有方法相比,文中方法综合考虑了测试时间和面积开销,满足了复杂集成电路设计的实际需要;使用2种游标结构的分布式测试方法面积开销分别减少了52.6%和23.7%;在相邻传输线间距离发生变化时,测试分辨率的稳定性提高了70%.

关键词： 2.5DIC 传输线硅通孔重分布层游标法

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时序敏感的容软错误电路选择性加固方案

电子测量与仪器学报 2014年第3期28卷 247-254页

作者：梁华国陈凡黄正峰合肥工业大学电子科学与应用物理学院合肥230009 合肥工业大学计算机与信息学院合肥230009

由于瞬态故障引起的电路软错误问题越来越严重,现有的选择性加固方案通常带来较大的时序和面积开销。针对这些问题,提出了在电路时序松弛路径使用高可靠性时空冗余触发器来加固电路的方案。该方案在不降低电路性能且面积开销很小的情况... 详细信息

由于瞬态故障引起的电路软错误问题越来越严重,现有的选择性加固方案通常带来较大的时序和面积开销。针对这些问题,提出了在电路时序松弛路径使用高可靠性时空冗余触发器来加固电路的方案。该方案在不降低电路性能且面积开销很小的情况下,达到电路容错性能的最大提高。ISCAS’89基准电路的实验数据显示,平均面积开销为60.26%就能将整个电路的软错误率降低90%以上。针对可靠性、性能和面积开销,提出了综合评价指标RAPP。本方案在加固30%、50%、70%和90%时,和相关文献相比,RAPP值都是最小的,达到了三者的最佳折中。

关键词：时序裕度软错误电路性能可靠性选择性加固

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平面相控阵天线的单元设计与分析

实验技术与管理 2015年第1期32卷 75-78页

作者：汪涛刘士兴黄正峰李祥合肥工业大学电子科学与应用物理学院安徽合肥230009

基于工作频率在1.79GHz的矩形微带天线,利用FDTD进行建模和仿真,设计出几种平面阵列天线。针对三角阵和矩形阵,分别计算了它们的远场辐射方向图,讨论了阵列天线单元分布的影响,对比分析了微带阵列天线的主要性能参数,计算了前后比和波... 详细信息

基于工作频率在1.79GHz的矩形微带天线,利用FDTD进行建模和仿真,设计出几种平面阵列天线。针对三角阵和矩形阵,分别计算了它们的远场辐射方向图,讨论了阵列天线单元分布的影响,对比分析了微带阵列天线的主要性能参数,计算了前后比和波瓣宽度,并得出了结论。仿真实验结果表明,和三角阵相比,使用4元矩形阵能提供较高的增益和较低的栅瓣电平。

关键词：相控阵天线平面阵列天线远场辐射方向图互耦

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基于时空冗余的容软错误锁存器设计

电子测量与仪器学报 2015年第9期29卷 1310-1319页

作者：黄正峰申思远彭小飞闫爱斌鲁迎春合肥工业大学电子科学与应用物理学院合肥230009 合肥工业大学计算机与信息学院合肥230009

随着集成电路工艺尺寸的不断降低,电路对空间辐射引起的单粒子效应越来越敏感。为了提高电路的可靠性,基于时间和空间冗余技术提出了一种高性能的容软错误锁存器DSH-CG。该锁存器包括两个内部冗余模块和一个由C单元与保持器组成的输出级... 详细信息

随着集成电路工艺尺寸的不断降低,电路对空间辐射引起的单粒子效应越来越敏感。为了提高电路的可靠性,基于时间和空间冗余技术提出了一种高性能的容软错误锁存器DSH-CG。该锁存器包括两个内部冗余模块和一个由C单元与保持器组成的输出级,不但可以过滤上游组合逻辑传播过来的SET脉冲,而且对SEU完全免疫。并且该锁存器适用于门控时钟电路或低频电路。SPICE仿真结果表明,与同类锁存器相比,该锁存器平均延迟增加32.4%,可过滤的SET脉冲宽度平均增加73.5%,并且功耗平均降低44.5%,功耗延迟积(PDP)平均降低31.5%,面积平均增加28.6%。

关键词：锁存器软错误瞬态错误冗余技术

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基于边沿延时翻转的绑定前硅通孔测试方法

电子学报 2019年第11期47卷 2278-2283页

作者：倪天明常郝卞景昌易茂祥梁华国黄正峰安徽工程大学电气工程学院高端装备先进感知与智能控制教育部重点实验室安徽芜湖241000 安徽财经大学计算机科学与技术系安徽蚌埠233030 合肥工业大学电子科学与应用物理学院安徽合肥230009

硅通孔(Through-Silicon Via,TSV)在制造过程中发生开路和短路等故障会严重影响3D芯片的可靠性和良率,因此对绑定前的TSV进行故障测试是十分必要的.现有的绑定前TSV测试方法仍存在故障覆盖不完全、面积开销大和测试时间大等问题.为解决... 详细信息

硅通孔(Through-Silicon Via,TSV)在制造过程中发生开路和短路等故障会严重影响3D芯片的可靠性和良率,因此对绑定前的TSV进行故障测试是十分必要的.现有的绑定前TSV测试方法仍存在故障覆盖不完全、面积开销大和测试时间大等问题.为解决这些问题,本文介绍一种基于边沿延时翻转的绑定前TSV测试技术.该方法主要测量物理缺陷导致硅通孔延时的变化量,并将上升沿和下降沿的延时分开测量以便消除二者的相互影响.首先,将上升沿延时变化量转化为对应宽度的脉冲信号;然后,通过脉宽缩减技术测量出该脉冲的宽度;最后,通过触发器的状态提取出测量结果并和无故障TSV参考值进行比较.实验结果表明,本文脉宽缩减测试方法在故障测量范围、面积开销等方面均有明显改善.

关键词： 3D芯片硅通孔测试开路故障短路故障