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延时特征分析识别硬件木马

计算机辅助设计与图形学学报 2022年第4期34卷 515-521页

作者：宋钛黄正峰闫爱斌安徽大学集成电路学院合肥230601 合肥工业大学微电子学院合肥230009 安徽大学计算机科学与技术学院合肥230601

针对芯片生产链长、安全性差、可靠性低,导致硬件木马防不胜防的问题,提出一种改进的机器学习分类算法.首先采集不同电压下电路的延时信号,通过KNN分类算法找出延时差异,若延时与干净电路相同,则判定为干净电路,否则判定有木马;然后联... 详细信息

针对芯片生产链长、安全性差、可靠性低,导致硬件木马防不胜防的问题,提出一种改进的机器学习分类算法.首先采集不同电压下电路的延时信号,通过KNN分类算法找出延时差异,若延时与干净电路相同,则判定为干净电路,否则判定有木马;然后联合多项式回归算法对木马延时特征进行拟合,基于回归函数建立木马特征库,最终实现硬件木马的准确识别.实验结果表明,对2 000组延时单元的19个不同电压进行延时提取,同时考虑电压数目、K值与识别准确率,则电压数目与木马的识别准确率成正比,而参数K与识别准确率成反比;综合考虑的电压数目为19时,其预测准确率达到最高的95.2%;所提算法能明显地提升硬件木马的识别准确率和自动化程度.

关键词：硬件木马机器学习干净电路多项式回归

低面积与低延迟开销的三节点翻转容忍锁存器设计

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电子与信息学报 2023年第9期45卷 3272-3283页

作者：闫爱斌申震崔杰黄正峰安徽大学计算机科学与技术学院合肥230601 合肥工业大学微电子学院合肥230601

随着纳米级CMOS集成电路的不断发展,锁存器极易受恶劣的辐射环境影响,由此引发的多节点翻转问题越来越严重。该文提出一种基于双联互锁存储单元(DICE)和2级C单元的3节点翻转(TNU)容忍锁存器,该锁存器包括5个传输门、2个DICE和3个C单元... 详细信息

随着纳米级CMOS集成电路的不断发展,锁存器极易受恶劣的辐射环境影响,由此引发的多节点翻转问题越来越严重。该文提出一种基于双联互锁存储单元(DICE)和2级C单元的3节点翻转(TNU)容忍锁存器,该锁存器包括5个传输门、2个DICE和3个C单元。该锁存器具有较小的晶体管数量,大大减小了电路的硬件开销,实现低成本。每个DICE单元可用来容忍并恢复单节点翻转,而C单元具有错误拦截特性,可屏蔽由DICE单元传来的错误值。当任意3个节点翻转后,借助DICE单元和C单元,该锁存器可容忍该错误。基于集成电路仿真程序(HSPICE)的仿真结果表明,与先进的TNU加固锁存器设计相比,该锁存器的延迟平均降低了64.65%,延迟功耗面积积平均降低了65.07%。

关键词：锁存器 3节点翻转抗辐射加固技术 C单元双联互锁存储单元

基于量子元胞自动机的5输入择多门设计与应用

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计算机辅助设计与图形学学报 2023年第9期35卷 1450-1456页

作者：闫爱斌曹傲然刘润祺黄正峰安徽大学计算机科学与技术学院合肥230601 合肥工业大学微电子学院合肥230000

随着量子元胞自动机(quantum-dot cellular automata,QCA)电路复杂度不断上升,传统的3输入择多门逐渐无法满足现有的需求.为了在减少QCA电路的逻辑深度的同时降低开销,提出一种5输入择多门以实现高效的单层QCA电路.首先将输入元胞进行... 详细信息

随着量子元胞自动机(quantum-dot cellular automata,QCA)电路复杂度不断上升,传统的3输入择多门逐渐无法满足现有的需求.为了在减少QCA电路的逻辑深度的同时降低开销,提出一种5输入择多门以实现高效的单层QCA电路.首先将输入元胞进行分散排列,通过中间元胞相连,保证5输入择多门的逻辑正确性;然后根据元胞电子间库仑作用力确定输出元胞的位置,构造出一种低功耗的5输入择多门;最后基于所提出的择多门设计一种D触发器,其具有低复杂度和低开销等特点.采用QCADesigner和QCADesigner-E工具对所提设计的功能、性能和功耗进行评估,结果表明,与现有的结构相比,所提出的5输入择多门不仅总功耗平均减少约57%,而且实现了高极化的输出;所提出的触发器总功耗减少约78%,复杂性、面积和延迟分别降低约35%,28%和28%.

关键词：量子元胞自动机单层电路 5输入择多门 D触发器

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抗单粒子翻转的低功耗锁存器设计

计算机辅助设计与图形学学报 2017年第8期29卷 1549-1556页

作者：梁华国李昕王志黄正峰合肥工业大学电子科学与应用物理学院合肥230009 合肥兆芯有限公司合肥230000

随着CMOS工艺缩减至纳米尺寸,锁存器对空间辐射环境中高能粒子引起的软错误越发敏感.为缓解软错误对锁存器电路的影响,提出一种基于45 nm CMOS工艺的单粒子翻转自恢复的低功耗锁存器.该锁存器使用3个C单元构成内部互锁的结构,每个C单元... 详细信息

随着CMOS工艺缩减至纳米尺寸,锁存器对空间辐射环境中高能粒子引起的软错误越发敏感.为缓解软错误对锁存器电路的影响,提出一种基于45 nm CMOS工艺的单粒子翻转自恢复的低功耗锁存器.该锁存器使用3个C单元构成内部互锁的结构,每个C单元的输出节点的状态由另2个C单元的输出节点决定;任意C单元的输出节点发生单粒子翻转后,该锁存器将通过内部互锁的反馈路径将翻转节点恢复正确;在瞬态脉冲消散后没有节点处于高阻态,提出的锁存器适用于采用了时钟门控技术的低功耗电路.大量的SPICE仿真结果表明,与已有的加固锁存器相比,文中提出的锁存器在延时、功耗、面积开销和软错误加固能力上取得了良好的平衡,平均节省57.53%的面积-功耗-延时积开销;详尽的蒙特卡洛仿真实验表明,该锁存器对工艺、供电电压和温度的波动不敏感.

关键词：单粒子翻转软错误 C单元瞬态故障自恢复

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基于时序驱动的综合技术研究

基于时序驱动的综合技术研究

作者：黄正峰合肥工业大学

学位级别：硕士

随着超大规模集成电路工艺的发展，电路规模越来越大，电路设计的复杂度越来越大，这对于电子设计自动化提出了严峻的挑战。高级综合工具可以在很大的设计空间中选择最优的设计方案。利用综合手段，至少可以得到如下收益： (1) 缩短设... 详细信息

随着超大规模集成电路工艺的发展，电路规模越来越大，电路设计的复杂度越来越大，这对于电子设计自动化提出了严峻的挑战。高级综合工具可以在很大的设计空间中选择最优的设计方案。利用综合手段，至少可以得到如下收益： (1) 缩短设计周期，降低设计成本。 (2) 减少设计错误。采用经过验证的自动综合工具，可以消除大部分可能由人工带来的设计错误。 (3) 可以在多个设计方案中进行比较。 (4) 容易适应性能指标的部分改变。特征尺寸进入0.35μm后，互连线延迟占到系统延迟的70％以上，而延迟参数的分布又取决于版图的具体实现，导致时序收敛成为设计的首要问题，因此综合技术必须要基于时序，保证时序收敛。论文的重点是： (1) 不同加工工艺下综合手段的实现;(2) 基于时序驱动的综合手段的探索;(3) 静态时序分析的实现。本文的研究成果已成功应用在8位RISC MCU的设计上。

关键词：超大规模集成电路电子设计自动化综合时序驱动静态时序分析

考虑单粒子多瞬态故障的数字电路失效概率评估

同方学位论文库评论

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计算机辅助设计与图形学学报 2016年第3期28卷 505-512页

作者：梁华国袁德冉闫爱斌黄正峰合肥工业大学电子科学与应用物理学院合肥230009 合肥工业大学计算机与信息学院合肥230009

为了准确评估电路的失效概率,提出一种考虑单粒子多瞬态(SEMT)的数字电路失效概率评估方法.该方法通过解析电路门级网表提取SEMT故障位置对;使用双指数电流源模型模拟故障注入,通过SEMT脉冲复合模型将SEMT脉冲转化为复合的SET脉冲并沿... 详细信息

为了准确评估电路的失效概率,提出一种考虑单粒子多瞬态(SEMT)的数字电路失效概率评估方法.该方法通过解析电路门级网表提取SEMT故障位置对;使用双指数电流源模型模拟故障注入,通过SEMT脉冲复合模型将SEMT脉冲转化为复合的SET脉冲并沿数据通路向下游传播;在脉冲传播过程中,使用SEMT脉冲屏蔽模型评估逻辑屏蔽、电气屏蔽与时窗屏蔽效应,使用电路失效概率计算方法得到电路总体失效概率.实验结果表明,与同类方法相比,文中方法计算结果更为精确;与基于统计的蒙特卡罗方法相比,该方法的相对误差仅为2%,能够有效地指导集成电路容错设计.

关键词：失效概率软错误单粒子多瞬态信号概率

利用细粒度采样的低开销双输出异或门真随机数发生器研究

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电子与信息学报 2023年第9期45卷 3295-3301页

作者：姚亮黄正峰梁华国鲁迎春安徽大学集成电路学院合肥230000 合肥工业大学微电子学院合肥230009

真随机数生成器(TRNG)是安全应用中的关键构建模块,能够为数据加密、随机数和初始化向量提供高质量的随机位。环形振荡器(RO)TRNG是一种广泛的应用设计,以支持各种与安全相关的应用。但是,在FPGA中实现RO TRNG时通常会产生很高的硬件开... 详细信息

真随机数生成器(TRNG)是安全应用中的关键构建模块,能够为数据加密、随机数和初始化向量提供高质量的随机位。环形振荡器(RO)TRNG是一种广泛的应用设计,以支持各种与安全相关的应用。但是,在FPGA中实现RO TRNG时通常会产生很高的硬件开销。因此,一种基于双输出异或门单元的低开销RO TRNG在该文中被提出,仅使用单个可配置逻辑块即可构建TRNG的熵源。通过多相位细粒度采样机制,将电路抖动有效地采集捕捉到。所提RO TRNG在AMD Xilinx Viretx-6和Artix-7两款FPGA上进行实现与验证,实验结果表明,所提RO TRNG硬件开销低,能够产生质量满意的随机序列。

关键词：真随机数发生器细粒度采样低面积开销

融合哈希编码及分块策略的双自编码器电路可靠性预测

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计算机辅助设计与图形学学报 2022年第4期34卷 552-562页

作者：黄抒意黄正峰施莹楼俊钢湖州师范学院现代农业资源智慧管理与应用研究重点实验室湖州313000 湖州师范学院信息工程学院湖州313000 合肥工业大学微电子学院合肥230601 湖州学院理工学院湖州313000

为实现门级电路可靠性的快速评估,提出一种融合哈希编码和分块策略的双自编码器电路可靠性评估方法.首先分析并提取与门级电路可靠性相关的主要特征,构建面向电路可靠性评估的特征数据集;然后针对电路输入向量不定长、量纲不同等难点,... 详细信息

为实现门级电路可靠性的快速评估,提出一种融合哈希编码和分块策略的双自编码器电路可靠性评估方法.首先分析并提取与门级电路可靠性相关的主要特征,构建面向电路可靠性评估的特征数据集;然后针对电路输入向量不定长、量纲不同等难点,提出一种融合CRC20哈希算法和分块策略的电路输入向量特征标准化方法;再采用不同激活函数的栈式自编码器学习数据不同特征,建立双自编码器模型.在74系列、ISCAS85和EPFL等不同规模电路上的实验结果表明,在不同网络层数情况下,哈希融合分块策略的预测性能可以提升1.79%~8.29%,而双自编码器模型相较于基准模型的预测性能可以提升21.10%~47.08%.

关键词：电路可靠性自编码器 CRC哈希

考虑NBTI效应的组合电路软错误率计算方法

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计算机辅助设计与图形学学报 2015年第8期27卷 1562-1569页

作者：闫爱斌梁华国黄正峰蒋翠云合肥工业大学计算机与信息学院合肥230009 合肥工业大学电子科学与应用物理学院合肥230009 合肥工业大学数学学院合肥230009

工艺尺寸的降低导致组合电路对软错误的敏感性越发突出,由负偏置温度不稳定性(NBTI)效应引起的老化现象越发不容忽视.为了准确地评估集成电路在其生命周期不同阶段的软错误率,提出一种考虑NBTI效应的组合电路软错误率计算方法.首先通过... 详细信息

工艺尺寸的降低导致组合电路对软错误的敏感性越发突出,由负偏置温度不稳定性(NBTI)效应引起的老化现象越发不容忽视.为了准确地评估集成电路在其生命周期不同阶段的软错误率,提出一种考虑NBTI效应的组合电路软错误率计算方法.首先通过对节点输出逻辑进行翻转来模拟故障注入,并搜索考虑扇出重汇聚的敏化路径;再基于单粒子瞬态(SET)脉冲在产生过程中展宽的解析模型对初始SET脉冲进行展宽,使用NBTI模型计算PMOS晶体管阈值电压增量并映射到PTM模型卡;最后使用考虑老化的HSPICE工具测量SET脉冲在门单元中传播时的展宽,并将传播到锁存器的SET脉冲进行软错误率计算.在考虑10年NBTI效应的影响下,与不考虑NBTI效应的软错误率评估方法相比的实验结果表明,该方法能够平均提高15%的软错误率计算准确度.

关键词：负偏置温度不稳定性扇出重汇聚单粒子瞬态软错误率