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部分扫描设计中扫描链的选取

复旦学报（自然科学版） 1995年第5期34卷 591-595页

作者：叶波胡军郑增钰复旦大学电子工程系

提出了部分扫描可测性设计中扫描链的选取方法．选取最小的触发器集至扫描链能打断电路中所有的反馈，同时使得电路成为流水线结构．采用组合电路的测试生成算法，理论上对于所有的非冗余故障可达到完全的故障覆盖率．

关键词：部分扫描可测性设计扫描链时序电路

一个面积和功耗优化且适用于10/100 Base-T以太网的CMOS时钟恢复电路

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Journal of Semiconductors 2003年第6期24卷 643-648页

作者：王彦叶凡李联郑增钰复旦大学专用集成电路与系统国家重点实验室上海200433

提出了一个新的用于 10 / 10 0 Base- T以太网中面积和功耗优化的时钟恢复电路 .它采用双环路的结构 ,加快了锁相环路的捕获和跟踪速度 ;采用复用的方式 ,通过选择信号控制电路可分别在 10 Mbps或 10 0 Mbps模式下独立工作且能方便地实... 详细信息

提出了一个新的用于 10 / 10 0 Base- T以太网中面积和功耗优化的时钟恢复电路 .它采用双环路的结构 ,加快了锁相环路的捕获和跟踪速度 ;采用复用的方式 ,通过选择信号控制电路可分别在 10 Mbps或 10 0 Mbps模式下独立工作且能方便地实现模式间的互换 ,与采用两个独立的 CDR电路相比节省了一半的面积 ;同时 ,电路中采用一般的延迟单元来取代 DL L,并能保证环路性能不随工艺温度等条件引起的延迟单元、延迟时间的变化而变化 ,从而节省了功耗 .Hspice模拟结果显示 ,在 Vdd=2 .5 V时 ,10 0 Mbps模式下电路的功耗约为 75 m W,稳态相差为 0 .3 ns;10 Mbps模式时电路功耗为 5 8m W,稳态相差为 0 .

关键词： 10/100 Base—T DLL 时钟恢复电路

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扫描设计中扫描链的优化

计算机辅助设计与图形学学报 1996年第4期8卷 282-287页

作者：叶波郑增钰复旦大学专用集成电路与系统国家重点实验室

提出了扫描法可测性设计中扫描链的优化方法。采用交迭测试体制和区间法能快速求出最优解。对于确定的测试向量集，用该方法构造的扫描链能使电路总的测试时间最少。

关键词：扫描设计扫描链可测性集成电路

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可测性设计技术的进展

半导体技术 1994年第6期10卷 1-4页

作者：叶波郑增钰复旦大学专用集成电路与系统国家重点实验室

叙述了可测性设计技术的发展及已取得的可行的可测性设计方法，并指出了今后的研究方向。

关键词：可测性设计集成电路

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延迟锁定环(DLL)及其应用

固体电子学研究与进展 2005年第1期25卷 81-88页

作者：陆平郑增钰任俊彦复旦大学专用集成电路与系统国家重点实验室上海200433

DLL可以产生精确的延迟效果而不受环境和工艺条件的影响 ,因而常用来生成稳定的延迟或多相位的时钟信号。文中介绍了延迟锁相环的结构 ,设计了 CMOS工艺 DLL具体电路 ,着重分析了新型的伪差分结构延迟单元 ,它可使设计简单而且单位延迟... 详细信息

DLL可以产生精确的延迟效果而不受环境和工艺条件的影响 ,因而常用来生成稳定的延迟或多相位的时钟信号。文中介绍了延迟锁相环的结构 ,设计了 CMOS工艺 DLL具体电路 ,着重分析了新型的伪差分结构延迟单元 ,它可使设计简单而且单位延迟时间的选择更加灵活。文中还对 DLL在高速以太网发送电路中的应用作了具体的设计和仿真 ,运用 DLL使发送数据的上升、下降时间精确地控制在 4ns± 1

关键词：锁相环延迟锁定环鉴相器电荷泵压控延迟线