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一个基于层次式PB角钩链结构的区域布线器(英文)

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Journal of Semiconductors 2003年第2期24卷 141-147页

作者：张轶谦蔡懿慈洪先龙张雁谢民清华大学计算机科学与技术系北京100084

提出一个新的基于层次式 PB角钩链结构的多层无网格布线器 .该布线器基于 PB层次式角勾链数据结构和网块扩展算法 ,使用朝向目标的加速策略提高算法的运行速度 ,并使用改进的二叉区间树管理算法的中间数据 .还提出了基于拥挤度的无网格... 详细信息

提出一个新的基于层次式 PB角钩链结构的多层无网格布线器 .该布线器基于 PB层次式角勾链数据结构和网块扩展算法 ,使用朝向目标的加速策略提高算法的运行速度 ,并使用改进的二叉区间树管理算法的中间数据 .还提出了基于拥挤度的无网格拆线重布算法 .通过显式记录每个线网段周边的拥挤状况 ,并将其结合到网块扩展的费用当中 ,使拆除线网的选择和待布线网的路径搜索统一起来 .实验结果表明 ,该布线器能有效地提高布通率。

关键词：无网格区域布局折线重布角钩链 VLSI PB层次

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优化时延和可布性的标准单元布局算法

中国科学（E辑） 2002年第5期32卷 704-712页

作者：侯文婷洪先龙吴为民蔡懿慈清华大学计算机科学与技术系北京100084

分析了时延和可布性的关系,提出了一个多步的布局算法来优化这两个目标.首先,时延驱动的布局算法找到一个全局最优解.在第二步中,本算法在保证不破坏时延特性的基础上提高芯片的可布性.这个算法已经实现,并且对若干实际电路进行了测试.... 详细信息

分析了时延和可布性的关系,提出了一个多步的布局算法来优化这两个目标.首先,时延驱动的布局算法找到一个全局最优解.在第二步中,本算法在保证不破坏时延特性的基础上提高芯片的可布性.这个算法已经实现,并且对若干实际电路进行了测试.结果表明应用本布局算法最大时延值能够下降30％,并且第二步中在保证时延值不变的情况下,最大拥挤度下降10％.

关键词：可布性时延分析查表时延模型拥挤度估计模型集成电路设计

FaSa：A Fast and Stable Quadratic Placement Algorithm

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Journal of Computer Science & Technology 2003年第3期18卷 318-324页

作者：侯文婷洪先龙吴为民蔡懿慈 Department of Computer Science and Technology Tsinghua University Beijing 100084 P.R. China

Placement is a critical step in VLSI design because it dominates overall speed andquality of design flow. In this paper, a new fast and stable placement algorithm called FaSa is pro-posed. It uses quadratic programming model and Lagrange multiplier method to solve placementproblems. And an incremental LU factorization method is used to solve equations for speeding up.The experimental results show that FaSa is very stable, much faster than previous algorithms andits total wire length is comparable with other algorithms.

关键词： quadratic placement Lagrange multiplier incremental LU factorization

An Optimum Placement Search Algorithm Based on Extended Corner Block List

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Journal of Computer Science & Technology 2002年第6期17卷 699-707页

作者：董社勤周硕洪先龙陈中宽顾钧蔡懿慈 Department of Computer Science and Technology Tsinghua University Beijing 100084 P.R. China Department of Computer Science and Engineering University of California San Diego La Jolla CA 92093-0114 USA Department of Computer Science Hong Kong University of Science and Technology Hong Kong P.R. China

A non-slicing approach, Corner Block List (CBL), has been presented recently.Since CBL only can represent floorplans without empty rooms, the algorithm based on CBLcannot get the optimum placement. In this paper, an extended corner block list, ECBLλ, isproposed. It can represent non-slicing floorplan including empty rooms. Based on the optimumsolution theorem of BSG (bounded-sliceline grid), it is proved that the solution space of ECBLn,where n is the number of blocks, contains the optimum block placement with the minimum area.A placement algorithm based on ECBLλ, whose solution space can be controlled by setting λ,the extending ratio, is completed. When λ is set as n, the algorithm based on ECBLn is theoptimum placement search algorithm. Experiments show that λ has a reasonable constant rangefor building block layout problem, so the algorithm can translate an ECBLλ representation toits corresponding placement in O(n) time. Experimental results on MCNC benchmarks showpromising performance with 7% improvement in wire length and 2% decrease in dead space overalgorithms based on CBL. Meanwhile, compared with other algorithms, the proposed algorithmcan get better results with less runtime.

关键词： VLSI 超大规模集成电路设计平面布置图最佳布置寻找算法

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应用于三维集成电路解析式布局的层分配算法

计算机应用 2013年第6期33卷 1548-1552页

作者：高文超周强钱旭蔡懿慈中国矿业大学(北京)机电与信息工程学院北京100083 清华大学计算机科学与技术系北京100084

层分配是解析式三维集成电路布局算法中的关键一步。解析式布局需要通过层分配将连续的三维空间中的单元划分到二维的芯片层上,这个过程会破坏之前三维空间中得到的连续解。为了实现从优化的三维布局到合法的多层二维结构的平滑过渡,提... 详细信息

层分配是解析式三维集成电路布局算法中的关键一步。解析式布局需要通过层分配将连续的三维空间中的单元划分到二维的芯片层上,这个过程会破坏之前三维空间中得到的连续解。为了实现从优化的三维布局到合法的多层二维结构的平滑过渡,提出一种使用最小代价流的层分配方法,尽可能地继承三维优化结果,保护解空间。将此层分配算法嵌入到多层次的解析式三维集成电路布局算法中,以总线长和穿透硅通孔数目的加权总和为目标,面积密度为约束条件,对比当前其他三维布局算法,该算法得到较好的线长结果、穿透硅通孔数量和运行时间。

关键词：层分配解析式布局算法三维集成电路穿透硅通孔最小代价流

Incremental Placement-Based Clock Network Minimization Methodology

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Tsinghua Science and Technology 2008年第1期13卷 78-84页

作者：周强蔡懿慈黄亮洪先龙 Department of Automation Tsinghua University

Power is the major challenge threatening the progress of very large scale integration （VLSI） technology development. In ultra-deep submicron VLSI designs, clock network size must be minimized to reduce power consumption, power supply noise, and the number of clock buffers which are vulnerable to process variations. Traditional design methodologies usually let the clock router independently undertake the clock network minimization. Since clock routing is based on register locations, register placement actually strongly influences the clock network size. This paper describes a clock network design methodology that optimizes register placement. For a given cell placement result, incremental modifications are performed based on the clock skew specifications by moving registers toward preferred locations that may reduce the clock network size. At the same time, the side-effects to logic cell placement, such as signal net wirelength and critical path delay, are controlled. Test results on benchmark circuits show that the methodology can considerably reduce clock network size with limited impact on signal net wirelength and critical path delay.

关键词： clock network incremental placement very large scale integration （VLSI）

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标准单元布局中的高效结群算法

电子学报 2001年第2期29卷 148-151页

作者：吴为民洪先龙蔡懿慈顾钧清华大学计算机科学与技术系北京100084 香港科技大学计算机科学系

本文提出了一个高效的结群算法 ,用以解决在超大规模条件下标准单元模式集成电路的布局问题 .与传统结群算法相比 ,本算法的特色在于在结群之前 ,建立和组织了表示所有单元之间连接关系的信息库 ,使得结群算法具有全局优化性和无冗余计... 详细信息

本文提出了一个高效的结群算法 ,用以解决在超大规模条件下标准单元模式集成电路的布局问题 .与传统结群算法相比 ,本算法的特色在于在结群之前 ,建立和组织了表示所有单元之间连接关系的信息库 ,使得结群算法具有全局优化性和无冗余计算的特点 .本结群算法已应用于二次规划布局过程中 .实验结果表明 ,本算法无论在结群质量和结群速度方面都非常理想 ,从而成功地解决了超大规模电路的布局问题 .

关键词：标准单元布局结群 VLSI 集成电路算法

应用于大规模ASIC的线长驱动的合法化算法

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计算机科学 2013年第10期40卷 18-20页

作者：高文超周强钱旭蔡懿慈中国矿业大学(北京)机电与信息工程学院计算机系北京100083 清华大学计算机科学与技术系北京100084

总体布局完成之后的核心任务就是单元位置的合法化,即在将所有的单元安放到布局区并且与合理位置(site)对齐的同时,消除单元间的重叠。为了高效地实现大规模ASIC(Application Specific Integrated Circuit,专用集成电路)的布局过程,提... 详细信息

总体布局完成之后的核心任务就是单元位置的合法化,即在将所有的单元安放到布局区并且与合理位置(site)对齐的同时,消除单元间的重叠。为了高效地实现大规模ASIC(Application Specific Integrated Circuit,专用集成电路)的布局过程,提出一种基于线长驱动的合法化算法。它以电路总线长为优化目标,同时考虑单元布局合理位置的约束和预布障碍。在ISPD’11和DAC’12竞赛例子上进行的测试结果表明了算法在线长保护及优化方面的效果。这些测试用例都是来源于现代工业ASIC设计的实例,由此说明了算法可以稳定有效地解决工业界中大规模ASIC多种特征电路的布局合法化问题。

关键词：布局合法化线长驱动大规模集成电路

Congestion-Driven Multilevel Full-Chip Routing Framework

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Tsinghua Science and Technology 2008年第6期13卷 843-849页

作者：姚海龙蔡懿慈洪先龙 Department of Computer Science and Technology Tsinghua University

A W-shaped multilevel full-chip routing framework using W-shaped optimization flow is used to find the final routing solution. The W-shaped flow consists of two sequential V-shaped optimization flows. The first V-shaped flow optimizes the global routing solution. The probabilistic congestion prediction technique is used to guide the global routing decision to find the routing solution that evenly distributes the nets. Then, the second V-shaped flow improves the quality of the routing result. Tests on a set of commonly used benchmark circuits and comparisons with other multilevel routing systems show that the routability, total wire length, total number of vias, and the runtime are all improved.

关键词： physical design multilevel routing full-chip routing congestion