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应用于SoC功能验证的快速处理器仿真模型

浙江大学学报（工学版） 2009年第3期43卷 401-405,522页

作者：孟建熠黄凯严晓浪葛海通浙江大学超大规模集成电路设计研究所浙江杭州310027

针对处理器仿真模型在SoC功能验证中效率低下的问题,提出了一种基于时间域和空间域仿真冗余压缩的处理器快速仿真模型.基于时间域的仿真冗余压缩方法通过监测总线工作状态,消除总线空闲下的系统冗余仿真.基于空间域的仿真冗余压缩方法... 详细信息

针对处理器仿真模型在SoC功能验证中效率低下的问题,提出了一种基于时间域和空间域仿真冗余压缩的处理器快速仿真模型.基于时间域的仿真冗余压缩方法通过监测总线工作状态,消除总线空闲下的系统冗余仿真.基于空间域的仿真冗余压缩方法通过监测程序访问存储器的地址空间,缩减访问本地存储空间时的冗余系统仿真.实验结果表明,该模型在保证仿真精度高于80%的基础上,可有效减少系统冗余的仿真事务;当2种方法联合应用时平均提高仿真速度60.27倍左右,从而提高软硬件协同设计的效率.

关键词：处理器仿真模型时间域压缩空间域压缩软硬件协同设计

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基于高速缓存资源共享的TLB设计方法

浙江大学学报（工学版） 2011年第3期45卷 462-466,565页

作者：徐鸿明孟建熠严晓浪葛海通浙江大学超大规模集成电路设计研究所浙江杭州310027

针对嵌入式处理器中旁路转换缓冲(TLB)功耗和面积显著的问题,提出一种共享高速缓存硬件资源的低功耗TLB设计方法,消除了传统方法中TLB存储器的硬件资源及静态功耗.该方法通过设立两级TLB低功耗架构和缓存地址映射表,有效减少TLB的访问次... 详细信息

针对嵌入式处理器中旁路转换缓冲(TLB)功耗和面积显著的问题,提出一种共享高速缓存硬件资源的低功耗TLB设计方法,消除了传统方法中TLB存储器的硬件资源及静态功耗.该方法通过设立两级TLB低功耗架构和缓存地址映射表,有效减少TLB的访问次数,降低了功耗;利用高速缓存的结构特性动态扩展TLB表项,扩大对物理内存的映射范围,提升TLB命中率.进一步提出了一种复用缓存替换策略的TLB表项的编码加锁方法,减少页面抖动,缓和TLB表项与指令、数据的资源冲突.实验结果表明:与传统的TLB设计相比,应用本方法的嵌入式处理器的功耗下降28.11%,面积减少21.58%.

关键词：低功耗旁路转换缓冲高速缓存资源复用

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支持程序无缝切换的高性能硬件堆栈

浙江大学学报（工学版） 2011年第9期45卷 1587-1592页

作者：陈志坚孟建熠葛海通严晓浪浙江大学超大规模集成电路设计研究所浙江杭州310027

针对函数调用中上下文切换产生的性能损失,提出一种支持程序无缝切换的嵌入式处理器高性能硬件堆栈.高性能硬件堆栈包括数据栈和返回栈,采用动态可重构的两级缓存机制,消除程序切换的性能开销.数据栈实现单周期多数据压栈/出栈,隐藏程... 详细信息

针对函数调用中上下文切换产生的性能损失,提出一种支持程序无缝切换的嵌入式处理器高性能硬件堆栈.高性能硬件堆栈包括数据栈和返回栈,采用动态可重构的两级缓存机制,消除程序切换的性能开销.数据栈实现单周期多数据压栈/出栈,隐藏程序切换中的堆栈操作;返回栈实现指令超前预取,消除程序返回时流水线气泡.数据栈与返回栈分别复用数据和指令高速暂存器,实现用户可重构的二级缓存.实验结果显示:本方法平均提升性能10%以上,功耗降低2%.

关键词：硬件堆栈无缝切换嵌入式处理器高速暂存器

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基于指令回收的低功耗循环分支折合技术

浙江大学学报（工学版） 2010年第4期44卷 632-638页

作者：孟建熠严晓浪葛海通徐鸿明浙江大学超大规模集成电路设计研究所浙江杭州310027

在分析循环分支特性的基础上,提出一种基于过期指令回收的高性能低功耗循环分支折合方法.该方法通过复用指令缓冲区硬件资源实现指令回收区.在循环分支折合过程中,循环体指令直接从回收区送入流水线,降低了分支延时,消除了指令高速缓存... 详细信息

在分析循环分支特性的基础上,提出一种基于过期指令回收的高性能低功耗循环分支折合方法.该方法通过复用指令缓冲区硬件资源实现指令回收区.在循环分支折合过程中,循环体指令直接从回收区送入流水线,降低了分支延时,消除了指令高速缓存访问.通过自适应调整回收窗口宽度,可使有限的指令缓冲区硬件资源同时满足指令缓冲与指令回收的双重需求.当投机折合进入预测盲区时关闭分支预测存储器,从而降低投机折合的动态功耗.实验数据表明,与传统循环分支折合技术相比,应用本方法的嵌入式处理器总体性能平均提升5.03%,取指单元动态功耗下降22.10%.

关键词：循环分支折合指令回收低功耗取指

H.264/AVC子像素插值的高性能流水线设计及实现

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浙江大学学报（工学版） 2011年第7期45卷 1187-1193页

作者：李春澍黄凯修思文马德葛海通严晓浪浙江大学超大规模集成电路设计研究所浙江杭州310027 杭州中天微系统有限公司浙江杭州310027

针对在H.264/AVC视频解码系统中子像素插值过程复杂度高的问题,提出一种子像素插值的2层流水线设计方法.第1层流水机制是当8×8分割块内部4个4×4块具有相同的运动信息时,基于4×4分割块参考像素读取和插值运算的两级流水,实现了不同4×... 详细信息

针对在H.264/AVC视频解码系统中子像素插值过程复杂度高的问题,提出一种子像素插值的2层流水线设计方法.第1层流水机制是当8×8分割块内部4个4×4块具有相同的运动信息时,基于4×4分割块参考像素读取和插值运算的两级流水,实现了不同4×4块插值过程的并行操作.第2层流水机制利用插值运算算法中1/2像素值之间的无依赖性以及水平和垂直插值运算过程的对称性,加速了各子像素位置处的像素插值运算过程.核心插值运算单元包括13个6阶滤波器、4个双线性插值滤波器和4个色度插值滤波器.插值运算过程的并行流水机制至少缩减了75%的插值运算时间.实验结果表明,与其他同领域工作相比,该架构设计的硬件开销较小,外部存储器访问量降低了47%,子像素插值性能提高了30%.

关键词：子像素插值 H.264/AVC 硬件架构流水线

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基于内存页面动态合并的旁路转换缓冲器设计

浙江大学学报（工学版） 2012年第1期46卷 118-122页

作者：陈志坚孟建熠葛海通严晓浪浙江大学超大规模集成电路设计研究所浙江杭州310027

针对内存管理中虚拟页面和物理页面连续分配的特性,提出可对相邻页面进行动态合并的旁路转换缓冲器(TLB)设计方法.该方法的核心思想是在处理器运行过程中,通过对相邻页面的递归合并,动态扩展单个TLB表项的地址映射范围,提高TLB表项的利... 详细信息

针对内存管理中虚拟页面和物理页面连续分配的特性,提出可对相邻页面进行动态合并的旁路转换缓冲器(TLB)设计方法.该方法的核心思想是在处理器运行过程中,通过对相邻页面的递归合并,动态扩展单个TLB表项的地址映射范围,提高TLB表项的利用率并降低TLB缺失率.在两级TLB架构中,提出基于快速uTLB(fuT-LB)和影子uTLB(suTLB)动态切换的新型uTLB结构,作为两级TLB架构的一级缓存,为页面动态合并提供现场和载体,页面合并过程对软件透明.基于Mibench测试基准的实验结果表明,与filter-TLB架构相比,该页面动态合并方法可以平均降低TLB缺失率达27%.

关键词：内存管理旁路转换缓冲器(TLB) 页面动态合并

一种H.264帧内预测模式判决算法及VLSI实现体系

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电子学报 2007年第2期35卷 207-211页

作者：黄凯秦兴严晓浪葛海通浙江大学超大规模集成电路设计研究所浙江杭州310027

17种预测模式和率失真优化模式判决极大的增加了H.264帧内编码器硬件设计的复杂度.目前的模式判决快速算法能大量减少模式判决的复杂度,但却不易于硬件实现.本文在Sobel边缘检测模式判决算法的基础上,提出了一种面向VLSI实现的模式判决... 详细信息

17种预测模式和率失真优化模式判决极大的增加了H.264帧内编码器硬件设计的复杂度.目前的模式判决快速算法能大量减少模式判决的复杂度,但却不易于硬件实现.本文在Sobel边缘检测模式判决算法的基础上,提出了一种面向VLSI实现的模式判决优化算法.该算法通过修改16×16宏块部分像素的Sobel边缘检测算子来减少存储器读取次数,优化预测模式区域的范围来减少硬件设计复杂度,并采用变换后残差绝对值和(SATD)来简化编码代价判决运算.实验结果表明,采用该算法的帧内硬件编码器可以在确保编码质量的前提下,显著降低硬件实现复杂度和提高编码器效率.

关键词： H.264 帧内编码模式判决 VLSI实现

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利用状态缓存的时序等价性验证算法

计算机辅助设计与图形学学报 2008年第2期20卷 149-154页

作者：杨军翁延龄葛海通严晓浪浙江大学超大规模集成电路设计研究所杭州310027

为了提高时序电路的等价性验证速度,提出一种改进的基于寄存器匹配的验证算法.除了利用原像计算避免误判之外,该算法还将可达状态和不可达状态引入到验证过程中.将仿真过程中从初始状态可以到达的状态记录为可达状态,将验证过程中确认... 详细信息

为了提高时序电路的等价性验证速度,提出一种改进的基于寄存器匹配的验证算法.除了利用原像计算避免误判之外,该算法还将可达状态和不可达状态引入到验证过程中.将仿真过程中从初始状态可以到达的状态记录为可达状态,将验证过程中确认不能从初始状态到达的状态记录为不可达状态,利用它们减少验证过程中的原像计算.基于mcnc91电路的实验数据表明,该算法有效地减少了验证时间.

关键词：时序等价性验证寄存器匹配原像计算可达状态不可达状态

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等价性验证中的自动算符排序

浙江大学学报（工学版） 2007年第6期41卷 886-889,895页

作者：翁延玲葛海通严晓浪浙江大学超大规模集成电路设计研究所浙江杭州310027

为提高等价性验证效率,提出了一种利用综合引擎重现算术电路的优化过程算法.算法在单向无环图上计算距离,提取出变量的分组和结合顺序;对不同编码方式的乘法器,识别乘数和被乘数的结合顺序.ZDFV的综合引擎根据这些信息生成与实现电路结... 详细信息

为提高等价性验证效率,提出了一种利用综合引擎重现算术电路的优化过程算法.算法在单向无环图上计算距离,提取出变量的分组和结合顺序;对不同编码方式的乘法器,识别乘数和被乘数的结合顺序.ZDFV的综合引擎根据这些信息生成与实现电路结构相似且逻辑正确的网表.该算法可以直接结合到现有的寄存器传输级(RTL)和门级网表的验证流程中,从而提高算术电路的验证能力.

关键词：算术电路等价性验证综合