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Chip design of a 5.8-GHz fractional-N frequency synthesizer with a tunable G_m-C loop filter

Chinese Physics B 2012年第8期21卷 270-277页

作者：黄进芳刘荣宜赖文政石钧纬许剑铭 Department of Electronic Engineering National Taiwan University of Science and Technology Chunghwa Telecommunication Laboratory Chunghwa Telecom.Co.

This paper proposes a novel Gm-C loop filter instead of a conventional passive loop filter used in a phase-locked loop. The innovative advantage of the proposed architecture is tunable loop filter bandwidth and hence the process variations of passive elements of resistance R and capacitance C can be overcome and the chip area is greatly reduced. Furthermore, the MASH 1-1-1 sigma-delta （ZA） modulator is adopted for performing the fractional division number and hence improves the phase noise as well. Measured results show that the locked phase noise is -114.1 dBc/Hz with lower Gm-C bandwidth and -111.7 dBm/C with higher Gm-C bandwidth at 1 MHz offset from carrier of 5.68 GHz. Including pads and built-in Gm-C filter, the chip area of the proposed frequency synthesizer is 1.06 mm2. The output power is -8.69 dBm at 5.68 CHz and consumes 56 mW with an off-chip buffer from 1.8-V supply voltage.

关键词： Gm-C loop filter phase-locked loop PLL voltage-controlled oscillator (VCO)

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