检索结果-南通市图书馆

具有高资源利用率特征的改进型查找表电路结构与优化方法

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电子与信息学报 2019年第10期41卷 2382-2388页

作者：高丽江杨海钢李威郝亚男刘长龙石彩霞中国科学院电子学研究所北京100190 中国科学院大学北京100049 中国科学院计算技术研究所北京100190 中国电子科技集团公司第五十四研究所石家庄050081

该文着重研究了FPGA芯片中核心模块基本可编程逻辑单元(BLE)的电路结构与优化设计方法,针对传统4输入查找表(LUT)进行逻辑操作和算术运算时资源利用率低的问题,提出一种融合多路选择器的改进型LUT结构,该结构具有更高面积利用率;同时提... 详细信息

该文着重研究了FPGA芯片中核心模块基本可编程逻辑单元(BLE)的电路结构与优化设计方法,针对传统4输入查找表(LUT)进行逻辑操作和算术运算时资源利用率低的问题,提出一种融合多路选择器的改进型LUT结构,该结构具有更高面积利用率;同时提出一种对映射后网表进行统计的评估优化方法,可以对综合映射后网表进行重新组合,通过预装箱产生优化后网表;最后,对所提结构进行了实验评估和验证。结果表明:与Intel公司Stratix系列FPGA相比,采用该文所提优化结构,在MCNC电路集和VTR电路集下,资源利用率平均分别提高了10.428%和10.433%,有效提升了FPGA的逻辑效能。

关键词：基本可编程逻辑单元查找表进位链映射装箱

一种-100dB电源抑制比的非带隙基准电压源

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电子与信息学报 2016年第8期38卷 2122-2128页

作者：黄国城尹韬朱渊明许晓冬张亚朝杨海钢中国科学院电子学研究所北京100190 中国科学院大学北京100049

该文提出一种非带隙基准电路，通过一个带超级源极跟随器的预调制电路提供一个稳定的电压，为基准核心电路供电。超级源极跟随器通过降低基准核心电路电源端的对地阻抗，有效提高了基准电路的电源抑制能力。该基准电路采用0．35umCMOS... 详细信息

该文提出一种非带隙基准电路，通过一个带超级源极跟随器的预调制电路提供一个稳定的电压，为基准核心电路供电。超级源极跟随器通过降低基准核心电路电源端的对地阻抗，有效提高了基准电路的电源抑制能力。该基准电路采用0．35umCMOS工艺设计并流片，测试结果表明，该电路的工作电源电压为1．8μV，静态电流约为13μA。低频处电源抑制比（PSRR）约等于-100dB，在小于1kHz频率范围内PSRR均优于-93dB。并且其片上面积仅为0．013mm2。

关键词： CMOS基准电路非带隙基准电路预调制电路超级源极跟随器电源抑制比

A 270-MHz to 1.5-GHz CMOS PLL clock generator with reconfigurable multi-functions for FPGA

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Journal of Semiconductors 2011年第4期32卷 149-154页

作者：张辉杨海钢王瑜刘飞高同强 Institute of Electronics Chinese Academy of Sciences Graduate University of the Chinese Academy of Sciences Institute of Electronics Chinese Academy of SciencesBeijing 100190China

A PLL clock generator with reconfigurable multi-functions for FPGA design applications is presented. This clock generator has two configurable operation modes to achieve clock multiplication and phase alignment functions,*** output clock signal has advanced clock shift ability such that the phase shift and duty cycle are *** order to further improve the accuracy of phase alignment and phase shift,a VCO design based on a novel quick start-up technique is proposed.A new delay partition method is also adopted to improve the speed of the post-scale counter,which is used to realize the programmable phase shift and duty cycle.A prototype chip implemented in a 0.13-μm CMOS process achieves a wide tuning range from 270 MHz to 1.5 *** power consumption and the measured RMS jitter at 1 GHz are less than 18 mW and 9 ps,*** settling time is approximately 2μs.

关键词： PLL clock generator reconfigurable VCO

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一种宽分频比范围的可编程分频器

微电子学 2017年第5期47卷 674-678,684页

作者：韦援丰杨海钢陈柱佳中国科学院电子学研究所北京100190 中国科学院大学北京100049

提出了一种改进的宽分频比范围可编程分频器,支持对分频数和占空比的编程设置。该结构由改进的可编程下行异步计数器和脉冲二分频器组成,采用置数自释放结构和"时间裕度借用"方法,将关键路径延时容忍度增大了一个时钟周期。提出的分频... 详细信息

提出了一种改进的宽分频比范围可编程分频器,支持对分频数和占空比的编程设置。该结构由改进的可编程下行异步计数器和脉冲二分频器组成,采用置数自释放结构和"时间裕度借用"方法,将关键路径延时容忍度增大了一个时钟周期。提出的分频器采用0.13μm CMOS工艺进行设计与流片,版图尺寸为38.5μm×66.2μm。流片后的测试结果表明,该分频器的分频比范围为2~1 022,在分频比为m的条件下,占空比可从1/m调节至(m-1)/m。在全分频范围内,工作速度可达1.85GHz,功耗小于0.82mW。

关键词：可编程分频器占空比设置自释放时间裕量借用

一种改进的适用于Sigma-Delta ADC的数字抽取滤波器

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电子与信息学报 2010年第4期32卷 1012-1016页

作者：郝志刚杨海钢张翀吴其松尹韬中国科学院电子学研究所北京100190 中国科学院研究生院北京100049

数字滤波器在sigma-delta ADC芯片中占据了大部分芯片面积,该文提出了一种数字滤波器结构,这种结构滤波器采用一个控制单元和一个加法器取代了Hogenauer结构滤波器中差分器的多个加法器,从而减小数字电路的面积。一个采用这种结构的4阶... 详细信息

数字滤波器在sigma-delta ADC芯片中占据了大部分芯片面积,该文提出了一种数字滤波器结构,这种结构滤波器采用一个控制单元和一个加法器取代了Hogenauer结构滤波器中差分器的多个加法器,从而减小数字电路的面积。一个采用这种结构的4阶的数字滤波器在CYCLONEⅡFPGA芯片中被实现,耗费的硬件资源比Hogenauer结构的滤波器减少近29%。

关键词： Sigma-delta模数转换器滤波器差分器

A simple method of measuring differentially-excited on-wafer spiral inductor-like components

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Journal of Semiconductors 2009年第7期30卷 62-66页

作者：潘杰杨海钢杨立吾 Institute of Electronics Chinese Academy of Sciences Graduate University of the Chinese Academy of Sciences RF Application Group SMIC

This paper proposes a simple method of measuring differentially-excited on-wafer RF CMOS spiral inductor-like *** method requires only two common ‘G-S-G＇ probes and an ordinary two-port *** a network instead of a detailed equivalent circuit, this method completes the de-embedding with only one ‘Through＇ dummy, and thus the measurements are greatly *** designing the ports ‘Open＇ or ‘Shortcircuited＇ deliberately, a multi-port transformer can be transformed into three two-port networks with different ***, couplings between the two coils can be solved, and the differentially-excited scattering parameters（S-parameters） can be ***, a group of differential inductors and transformers were designed and measured, and then comparisons between simulated and measured electromagnetic results are performed to verify this method.

关键词： on-wafer differentially-excited de-embedding two-port network S-parameter

一种带动态开关控制电路的开关式DC-DC转换器

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电子与信息学报 2013年第12期35卷 3018-3023页

作者：张春红杨海钢史传进韦援丰余乐陈柱佳屈小钢中国科学院电子学研究所北京100190 中国科学院大学北京100049 美国华盛顿大学电子工程系

该文设计了一种带开关宽度动态控制电路的开关式DC-DC转换器。该DC-DC转换器将芯片检测到的负载电流与芯片内部的参考电流进行比较,根据负载的大小动态选择最优的开关宽度和对应的开关驱动器,以减小DC-DC转换器在高频率、轻负载时的转... 详细信息

该文设计了一种带开关宽度动态控制电路的开关式DC-DC转换器。该DC-DC转换器将芯片检测到的负载电流与芯片内部的参考电流进行比较,根据负载的大小动态选择最优的开关宽度和对应的开关驱动器,以减小DC-DC转换器在高频率、轻负载时的转换损耗,从而提高芯片的整体效率。芯片采用低功耗的电压-电流转换电路为开关宽度动态控制电路提供电流信息。为了保证芯片的安全工作,具有保护功能的电路被集成在芯片内部。芯片采用了标准的0.35μm CMOS工艺,实验结果显示,该文设计的电路可以实现DC-DC转换器的动态开关控制,在低负载时效率最大可提高6%。

关键词： DC—DC转化器动态宽度控制开关模式

新型的ISFET微传感器读出电路单芯片集成研究

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电子学报 2007年第2期35卷 224-227页

作者：魏金宝杨海钢韩泾鸿孙红光夏善红中国科学院电子学研究所传感技术国家重点实验室中国科学院电子学研究所传感技术国家重点实验室北京100080 中国科学院研究生院北京100039

生化微传感集成系统是目前的研究焦点,本文以在线性区和饱和区两种模式下工作的pH-ISFET作为研究对象,提出ISFET微传感器与其信号读出电路的单芯片集成,并深入研究传感机理以及与标准CMOS兼容的敏感材料制备技术.整个芯片包含ISFET/REFE... 详细信息

生化微传感集成系统是目前的研究焦点,本文以在线性区和饱和区两种模式下工作的pH-ISFET作为研究对象,提出ISFET微传感器与其信号读出电路的单芯片集成,并深入研究传感机理以及与标准CMOS兼容的敏感材料制备技术.整个芯片包含ISFET/REFET微传感差分对、双模式ISFET/REFET放大器、次级差分放大、参比电极Pt、恒流源等,采用新加坡Chartered半导体集成电路公司3.3V标准CMOS工艺流片.同时进行传感器芯片的pH响应实验测试,获得53mV/pH灵敏度.

关键词：微传感器读取电路单芯片集成系统

A fast-locking all-digital delay-locked loop for phase/delay generation in an FPGA

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Journal of Semiconductors 2011年第10期32卷 139-146页

作者：陈柱佳杨海钢刘飞王瑜 Institute of Electronics Chinese Academy of Sciences Graduate University of the Chinese Academy of Sciences

A fast-locking all-digital delay-locked loop（ADDLL） is proposed for the DDR SDRAM controller interface in a field programmable gate array（FPGA）.The ADDLL performs a 90°phase-shift so that the data strobe（DQS） can enlarge the data valid window in order to minimize *** order to further reduce the locking time and to prevent the harmonic locking problem,a time-to-digital converter（TDC） is proposed.A duty cycle corrector（DCC） is also designed in the ADDLL to adjust the output duty cycle to 50%.The ADDLL,implemented in a commercial 0.13μm CMOS process,occupies a total of 0.017 mm^2 of active *** results show that the ADDLL has an operating frequency range of 75 to 350 MHz and a total delay resolution of 15 *** time interval error（TIE） of the proposed circuit is 60.7 ps.

关键词： all digital DLL DDR SDRAM controller time-to-digital converter duty cycle corrector DCDL FPGA