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计算机学报 1997年第5期20卷 385-390页

作者：沈绪榜曹喜信陕西微电子学研究所

ＬＳＭＰＰ是针对图象理解应用而设计的一种大规模并行计算系统．本文主要介绍了并行体系结构、程序设计与计算的抽象模型的选择．这些模型的选择为ＬＳＭＰＰ的设计提供了基础知识．

关键词：体系结构程序设计模型 LSMPP 并行计算机系统

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SPPL:一种简单的并行程序设计语言

微电子学与计算机 1998年第3期15卷 1-8页

作者：沈绪榜曹喜信西安微电子技术研究所西安710054

本文主要从提示的选择、数据并行性与任务并行性等方面讨论了一种简单的并行程序设计语言。

关键词：并行程序设计程序设计语言 SPPL语言

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一种SHA2硬件加速器的设计方法

北京大学学报（自然科学版） 2022年第6期58卷 1007-1014页

作者：马占刚李婷婷曹喜信集成电路和智能系统系北京大学软件与微电子学院北京100871 郑州职业技术学院郑州450000

针对SHA2硬件吞吐率难以提升的问题,提出一种提升SHA2硬件加速器性能的新方案。1)使用4 Kb的乒乓缓存存储填充好的消息块,使消息填充单元和哈希迭代运算单位两部分硬件电路得以两级流水并行处理。2)在哈希迭代运算中,提取对两轮哈希迭... 详细信息

针对SHA2硬件吞吐率难以提升的问题,提出一种提升SHA2硬件加速器性能的新方案。1)使用4 Kb的乒乓缓存存储填充好的消息块,使消息填充单元和哈希迭代运算单位两部分硬件电路得以两级流水并行处理。2)在哈希迭代运算中,提取对两轮哈希迭代运算没有依赖性的计算作为预处理,使之与迭代运算的后处理部分形成真正的流水线处理,可以避免以往研究中的伪流水线问题。3)预处理和后处理部分均采用无进位链的3:2压缩器/4:2压缩器和快速加法器等电路,使关键路径明显变短,关键路径延迟明显变小。该方案还支持SHA2双哈希计算:直接对源操作数的摘要进行第二次哈希计算,得到双哈希计算的最后结果,减少外部存储器的访问次数和数据处理,从而提升SHA2双哈希计算的处理速度。

关键词： SHA2 硬件加速器流水线结构 3:2/4:2压缩器双哈希计算

H.264/AVC帧内预测器的VLSI实现

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北京大学学报（自然科学版） 2008年第1期44卷 44-48页

作者：朱忠平冯建华曹喜信北京大学微电子学系北京100871 北京大学软件与微电子学院北京102600

提出了一种帧内预测电路的实现方法,在舍弃了平面预测模式情况下,通过多路选择器选择不同加法路径,和大量共用加法器,以较小代价实现了帧内预测所有剩余的预测模式。在基于SMIC CMOS0.18μm最坏工艺条件下,电路规模仅为4000门,关键路径... 详细信息

提出了一种帧内预测电路的实现方法,在舍弃了平面预测模式情况下,通过多路选择器选择不同加法路径,和大量共用加法器,以较小代价实现了帧内预测所有剩余的预测模式。在基于SMIC CMOS0.18μm最坏工艺条件下,电路规模仅为4000门,关键路径延迟为5.7ns。

关键词： H 264、AVC VLSI 帧内预测

基于BFGS修正的高斯牛顿光束法平差解算方法

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北京大学学报（自然科学版） 2020年第6期56卷 1013-1019页

作者：赵帅华李言言曹健曹喜信北京大学软件与微电子学院北京102600 德国慕尼黑工业大学慕尼黑80333

针对高斯牛顿(Gauss-Newton,GN)方法求解光束法平差模型时对初值准确度要求高、应用场景受限的问题,提出基于拟牛顿法BFGS(Broyden-Fletcher-Goldfarb-Shanno)修正的高斯牛顿算法——BFGS-GN法。当高斯牛顿法的信息矩阵失去正定性后,使... 详细信息

针对高斯牛顿(Gauss-Newton,GN)方法求解光束法平差模型时对初值准确度要求高、应用场景受限的问题,提出基于拟牛顿法BFGS(Broyden-Fletcher-Goldfarb-Shanno)修正的高斯牛顿算法——BFGS-GN法。当高斯牛顿法的信息矩阵失去正定性后,使用BFGS算法对法方程进行补充修正,可从根本上消除高斯牛顿方法对初值敏感的数学缺陷。在数据集上的实验结果表明,BFGS-GN算法对不同类型的初值具有鲁棒性,在初值较好的情况下,所提方法与高斯牛顿法具有相同的精度和迭代效率;在初值较差的情况下,高斯牛顿方法因发散而失效,BFGS-GN算法仍可以收敛到较高的精度。

关键词：光束法平差高斯牛顿 BFGS算法初值鲁棒

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异步低功耗RSA电路结构的设计和实现

北京大学学报（自然科学版） 2018年第6期54卷 1351-1354页

作者：张奇惠曹健曹喜信于敦山张兴北京大学软件与微电子学院北京102600

提出一种适用于智能卡和电子标签的异步低功耗RSA电路结构及其模乘电路结构,使用GTECH的优化方法和BrzCallMux的实现策略,基于TSMC 130nm CMOS标准工艺进行ASIC实现。结果表明,所提出的异步低功耗RSA的面积最低仅为其他RSA面积的4%,一... 详细信息

提出一种适用于智能卡和电子标签的异步低功耗RSA电路结构及其模乘电路结构,使用GTECH的优化方法和BrzCallMux的实现策略,基于TSMC 130nm CMOS标准工艺进行ASIC实现。结果表明,所提出的异步低功耗RSA的面积最低仅为其他RSA面积的4%,一次加解密时间最低仅为其他RSA加解密时间的0.216%,功耗最低仅为其他RSA功耗的16.99%。

关键词：异步低功耗 RSA GTECH ASIC

一种新的H.264/AVC标量量化并行VLSI结构(英文)

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北京大学学报（自然科学版） 2008年第4期44卷 522-526页

作者：彭春干于敦山曹喜信盛世敏北京大学信息科学技术学院微电子学系SoC试验室北京100871 北京大学软件微电子学院北京102600

针对H.264视频编码标准关键技术52级标量量化的VLSI实现过程中,传统结构的速度和面积不能有效满足H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编... 详细信息

针对H.264视频编码标准关键技术52级标量量化的VLSI实现过程中,传统结构的速度和面积不能有效满足H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法,有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能,当级数为2时,其块处理速率可以达到121.6MHz,能够满足4096×2304@120Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进,采用SMIC 0.13μm工艺单元库,综合时钟频率设为100MHz时,等效门和功耗分别节省了38%和30%。

关键词： H.264 VLSI结构视频编码

一种适用无线视频通讯低复杂度H.264 VBSME VLSI结构(英文)

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北京大学学报（自然科学版） 2007年第5期43卷 654-658页

作者：彭春干于敦山曹喜信盛世敏北京大学信息科学技术学院微电子学系SoC试验室北京100871

针对无线视频通讯H.264编码器关键技术VBSME VLSI实现,提出了一种低复杂度结构,该结构由宏块输入缓存器,17×16蛇形扫描寄存器阵列,8×8PE阵列,4×4SAD加法树和四步可变块运动矢量生成器组成。在有效保持所有的H.264宏块特性的基础上,... 详细信息

针对无线视频通讯H.264编码器关键技术VBSME VLSI实现,提出了一种低复杂度结构,该结构由宏块输入缓存器,17×16蛇形扫描寄存器阵列,8×8PE阵列,4×4SAD加法树和四步可变块运动矢量生成器组成。在有效保持所有的H.264宏块特性的基础上,相对于宏块级的VBSME结构,通过采用新提出的四步可变块运动矢量生成器和双时钟频率调谐技术,主要的数据通道宽度缩减到25%,硬件代价缩减到37%,关键路径延时由9.8ns减少到8.2ns,功耗约降低了50.3%。

关键词： H.264 VBSME SAD VLSI 视频通讯