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EBA-LRU-SEQ Data Cache Policy in DSP to Optimize the Power Consumption

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Tsinghua Science and Technology 2011年第2期16卷 164-169页

作者：单悦尔于宗光 Department of Information Technology Jiangnan University 58th Research Institute China Electronics Technology Group Corporation

The power consumption by the data cache is important in DSP designs. This study presents an enhanced branch access LRU-SEQ （EBA-LRU-SEQ） policy for data caches in DSP designs to reduce the power consumption. The design is based on the LRU policy with embedded prefetch table to provide branch access. Tests show that the EBA-LRU-SEQ policy reduces the data cache power consumption to 54% of a system with no power control.

关键词： enhanced branch access (EBA) LRU-SEQ cache power consumption prefetch table (PT)

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一种用于FPGA的低功耗系统监控电路设计

固体电子学研究与进展 2023年第6期43卷 519-526页

作者：曹正州单悦尔张艳飞涂波中国电子科技集团公司第五十八研究所江苏无锡214035

为了提高FPGA工作时的可靠性和安全性,设计了一种低功耗的系统监控电路。通过对FPGA内部的工作电压、温度以及外部电压的监测,可以及时调整FPGA工作模式或者频率。在该系统监控电路中,采用自平衡的积分放大器来实现对温度感应信号的采... 详细信息

为了提高FPGA工作时的可靠性和安全性,设计了一种低功耗的系统监控电路。通过对FPGA内部的工作电压、温度以及外部电压的监测,可以及时调整FPGA工作模式或者频率。在该系统监控电路中,采用自平衡的积分放大器来实现对温度感应信号的采样和放大;对电压感应信号支持单端模式和差分模式;采用1.5 bit循环ADC实现对模拟信号的量化;通过开关电容方式的基准电路设计,为ADC提供低温度系数的基准电压,具有功耗低的特点。对内嵌了该系统监控电路的亿门级FPGA进行测试,结果表明监测温度范围为-55~125℃,最大偏差为-1.5℃;对单端电压进行监测最大偏差为-1.3%,对差分电压进行监测最大偏差为0.1%。该系统监控电路具有良好的温度特性和频率特性,在-55~125℃温度范围内,ADC的输出结果偏差均在2%以内。在0.2~5.0 MHz频率范围内,时钟频率对ADC的影响可以忽略。在最高5 MHz工作频率下,最大功耗仅为2.32 mW。

关键词：现场可编程门阵列系统监控低功耗温度传感器模数转换器

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Flash型FPGA的编程及干扰抑制技术

半导体技术 2023年第7期48卷 624-631页

作者：曹正州单悦尔张艳飞中国电子科技集团公司第五十八研究所江苏无锡214072

为了降低Flash型现场可编程门阵列(FPGA)中的Flash开关单元在编程中受到编程干扰对阈值电压的影响,提高驱动能力的一致性,提出了高位宽编程技术与常用的选择管隔离技术相结合来抑制编程干扰的方法。通过高位宽编程技术降低编程过程中栅... 详细信息

为了降低Flash型现场可编程门阵列(FPGA)中的Flash开关单元在编程中受到编程干扰对阈值电压的影响,提高驱动能力的一致性,提出了高位宽编程技术与常用的选择管隔离技术相结合来抑制编程干扰的方法。通过高位宽编程技术降低编程过程中栅扰对同一行中Flash开关单元阈值电压的影响;通过选择管隔离技术降低编程过程中漏扰对同一列中Flash开关单元阈值电压的影响;采用NMOS晶体管作为隔离管实现自限制编程,对Flash开关单元的阈值电压进行精确控制。实验结果表明,参照系统等效门数为百万门级Flash型FPGA中的Flash开关阵列形式2 912 bit×480 WL×20 Bank,按最差条件进行479次漏扰测试,Flash开关单元受编程干扰后的阈值电压漂移约为0 V;进行时长为40μs的栅扰测试,Flash开关单元受编程干扰后阈值电压漂移约为0.02 V。

关键词： Flash型现场可编程门阵列(FPGA) 阈值电压编程干扰布局布线高位宽编程 Sense-Switch结构

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一种DSP指令Cache的功耗优化策略

电子器件 2015年第1期38卷 214-217页

作者：单悦尔杨兵于宗光曹华锋江南大学物联网学院江苏无锡214122 中国电子科技集团公司第五十八研究所江苏无锡214035

高性能DSP器件对功耗指标要求越来越高,功耗主要来源于对存储空间的访问,因此提出了一种改进型Cache功耗优化策略,实现了对指令Cache的分阶段访问,同时兼顾了Cache的动态功耗和静态漏流功耗的优化,改进了传统的基于非分阶段访问的按需... 详细信息

高性能DSP器件对功耗指标要求越来越高,功耗主要来源于对存储空间的访问,因此提出了一种改进型Cache功耗优化策略,实现了对指令Cache的分阶段访问,同时兼顾了Cache的动态功耗和静态漏流功耗的优化,改进了传统的基于非分阶段访问的按需唤醒策略NPOWP(Non-Phased Cache with On-Demand Wakeup Prediction)显著影响处理器性能的缺点。设计应用于DSP设计的4路组相连昏睡指令Cache中,使用基于分阶段访问的按需唤醒策略POWP(Phased Cache with On-Demand Wakeup Prediction)策略平均可降低75.4%的指令Cache功耗,降低6.7%的处理器总功耗,性能损失仅为0.77%.

关键词： DSP Cache功耗优化 NPOWP策略静态漏流功耗功率优化策略

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百万门级系统芯片低功耗技术研究

微电子学 2015年第2期45卷 217-220,224页

作者：于宗光杨兵魏敬和单悦尔曹华锋江南大学物联网学院江苏无锡214122 中国电子科技集团公司第五十八研究所江苏无锡214035

针对超大规模集成电路低功耗设计技术市场需求的迅速增大,提出了一种新的百万门级系统芯片低功耗设计流程,重点分析了芯片系统级、电路级、逻辑级与物理级四个不同的层次的低功耗设计方法,包括系统构架、时钟与功耗管理算法等低功耗关... 详细信息

针对超大规模集成电路低功耗设计技术市场需求的迅速增大,提出了一种新的百万门级系统芯片低功耗设计流程,重点分析了芯片系统级、电路级、逻辑级与物理级四个不同的层次的低功耗设计方法,包括系统构架、时钟与功耗管理算法等低功耗关键技术。以某新型雷达SoC低功耗设计为例,采用SMIC 0.18μm 1P6M CMOS工艺进行设计,版图尺寸为7.825 mm×7.820mm,规模约为200万门。实验结果表明,在100MHz工作频率下,采用新的低功耗设计流程后,前端设计阶段功耗降低了42.79%,后端设计阶段功耗降低了12.77%,芯片总功耗仅为350 mW。样品电路通过了用户某新型相控阵雷达系统的应用验证,满足小型化和低功耗的要求。

关键词：低功耗百万门级系统级电路级逻辑级物理级

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一种高速、低功耗滤波成形电路设计

核电子学与探测技术 2013年第2期33卷 257-262页

作者：周云波杨煜于宗光单悦尔曹华锋杨兵江南大学物联网工程学院中国电子科技集团公司第58研究所

描述了一种适用于便携式数字辐射探测仪前端读出电路的高速、低功耗、噪声性能优良的滤波成形电路的设计。在铭记功耗、噪声设计指标的同时,通过模拟分析的方法,变换准高斯CR-(RC)n滤波成形器的阶数n和成形时间,优化电路的计数率。该滤... 详细信息

描述了一种适用于便携式数字辐射探测仪前端读出电路的高速、低功耗、噪声性能优良的滤波成形电路的设计。在铭记功耗、噪声设计指标的同时,通过模拟分析的方法,变换准高斯CR-(RC)n滤波成形器的阶数n和成形时间,优化电路的计数率。该滤波成形器利用工作在弱反型区MOS管的特性,实现运算放大器的低功耗设计,并引入嵌套式反馈回路,在保证噪声性能的基础上,获得可消除输出过冲的带宽。芯片采用华润上华0.5DPDM工艺制造,成型时间达到250 ns(Cdet=20 pf),最大计数率可达500 kcps,等效噪声电荷(ENC)为453ē,功耗仅为34.5μW。

关键词：滤波成形器计数率最优化弱反型区嵌套式反馈回路

Ultra-low Power CMOS Front-End Readout ASIC for Portable Digital Radiation Detector

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Tsinghua Science and Technology 2011年第2期16卷 157-163页

作者：周云波杨煜单悦尔曹华锋杨兵于宗光 School of Internet of Things Engineering Jiangnan University 58th Research Institute China Electronic Technology Group Corporation

An ultra-low power complementary metal-oxide-semiconductor （CMOS） front-end readout ASIC was developed for a portable digital radiation detector. The ASIC having a charge sensitive amplifier and a semi-Gaussian pulse-shaper was produced using the CSMC 0.5 μm DPDM process. The ENC noise of 363 e at 0 pF with a noise slope of 23 e/pF complies with the stringent low noise requirements. The peaking time was 250 ns at a 100 mV/fC conversion gain （detector capacitance is 20 pF）. By operating this frontend readout ASIC in the weak inversion region, the ultra-low power dissipation is only 0.1 mW/channel （3.0 V） Simulations and test results suggest that this design gives lower power consumption than the front-end readout ASICs working in the strong inversion and is appropriate for the portable digital radiation detectors.

关键词： charge sensitive shaper readout circuit weak inversion region nested feedback loop

一种高效高速的大容量FPGA电路功能验证方法

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半导体技术 2017年第1期42卷 69-73页

作者：丛红艳于宗光闫华单悦尔胡凯董宜平中国电子科技集团公司第五十八研究所江苏无锡214035 无锡中微亿芯有限公司江苏无锡214035

对大容量FPGA芯片进行功能验证时,如何提高验证效率以及验证用例的覆盖率已经成为缩短总体产品时间所面临的挑战。针对上述问题,提出了一种高效、高速的大容量FPGA电路验证方法,可以根据验证用例需求,利用FPGA预先配置一定的功能,通过... 详细信息

对大容量FPGA芯片进行功能验证时,如何提高验证效率以及验证用例的覆盖率已经成为缩短总体产品时间所面临的挑战。针对上述问题,提出了一种高效、高速的大容量FPGA电路验证方法,可以根据验证用例需求,利用FPGA预先配置一定的功能,通过采取不同的配置文件得到最优网表。该验证方法具有灵活动态配置网表功能,可以节省仿真资源80%左右,大幅度缩短仿真时间,仿真器运行速度至少提高20倍,同时可以提高验证效率,最大限度地提高验证电路的覆盖率,能够满足大容量电路功能仿真的需求。该验证方法已成功应用于大容量FPGA电路功能验证工程实践中。

关键词： FPGA电路验证用例覆盖率验证方法动态配置最优网表

一种用于高性能FPGA的多电平标准I/O电路

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半导体技术 2023年第10期48卷 919-927页

作者：曹正州张胜广单悦尔张艳飞刘国柱中国电子科技集团公司第五十八研究所江苏无锡214035

为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、大吞吐量的数据传输需求,设计了一种用于高性能FPGA的多电平标准I/O电路,输入信号范围为0~2.5 V,单个差分对I/O电路的最高数据传输速率为1.25 Gbit/s。在输入缓冲器中,通... 详细信息

为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、大吞吐量的数据传输需求,设计了一种用于高性能FPGA的多电平标准I/O电路,输入信号范围为0~2.5 V,单个差分对I/O电路的最高数据传输速率为1.25 Gbit/s。在输入缓冲器中,通过互补自偏置的折叠式放大器和施密特触发器的设计,实现了对单端输入信号、半差分输入信号和全差分输入信号等多种电平标准的兼容。在输出缓冲器中,支持多种驱动电流的输出,并且可设置输出的翻转率,降低了同步开关输出可能引起的噪声。低电压差分信号驱动器采用了预加重电流技术,提高了信号的质量。该I/O电路同时集成了数控阻抗电路,可以实时地精确匹配传输线的阻抗特性,提高了信号的完整性。仿真和实测结果表明,该支持多电平标准的I/O电路能够为高性能FPGA提供灵活、可靠的高速数据传输功能。

关键词：现场可编程门阵列(FPGA) 输入/输出缓冲器多电平标准数控阻抗(DCI) 低电压差分信号(LVDS)