检索结果-南通市图书馆

A Novel All-pMOS AC to DC Charge Pump with High Efficiency

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Journal of Semiconductors 2008年第4期29卷 660-662页

作者：蒋波韡王肖闵昊复旦大学专用集成电路与系统国家重点实验室上海201203

A novel AC to DC charge pump with high performance is presented. Due to the pMOS structure and threshold voltage canceling technology, the efficiency and the output voltage are greatly improved. Test results show that the output voltage and power efficiency are improved by 125% and 104% respectively at 13.56MHz for a 1V sinusoidal input compared to the traditional MOS diodes structure.

关键词： rectifier charge pump high efficiency

A 2.4-GHz low power dual gain low noise amplifier for ZigBee

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Journal of Semiconductors 2009年第7期30卷 109-113页

作者：高佩君闵昊 State Key Laboratory of ASIC & System Fudan University

This paper presents a fully differential dual gain low noise amplifier（DGLNA） for low power 2.45-GHz ZigBee/IEEE 802.15.4 *** effect of input parasitics on the inductively degenerated cascode LNA is *** design details within the guidelines of the analysis are *** chip was implemented in SMIC 0.18-μm 1P6M RF/mixed signal CMOS *** DGLNA achieves a maximum gain of 8 dB and a minimum gain of 1 dB with good input return *** high gain mode, the measured noise figure（NF） is 2.3-3 dB in the whole 2.45-GHz ISM *** measured 1-dB compression point, IIP3 and IIP2 is-9, 1 and 33 dBm, *** DGLNA consumes 2 mA of current from a 1.8 V power supply.

关键词： CMOS low noise amplifier input parasitics low power noise figure ZigBee IEEE 802.15.4

与工艺无关的Rail-to-RailCMOS运算放大器

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微电子学 2002年第1期32卷 46-50页

作者：唐长文张洁闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

设计了一种与工艺无关的 Rail- to- Rail运算放大器 ,它采用一种新型的与工艺无关的恒跨导 Rail- to- Rail输入级结构 ,输入级的 P管对和 N管对的宽长比不需匹配特定的工艺。同时 ,还采用了前馈 AB类控制的 rail- to- rail输出级 ,以保... 详细信息

设计了一种与工艺无关的 Rail- to- Rail运算放大器 ,它采用一种新型的与工艺无关的恒跨导 Rail- to- Rail输入级结构 ,输入级的 P管对和 N管对的宽长比不需匹配特定的工艺。同时 ,还采用了前馈 AB类控制的 rail- to- rail输出级 ,以保证输出级有大的动态输出范围和较强的驱动负载的能力。在电源电压为 2 .7V时 ,整个运算放大器在 0 .3 5μm Alcatel工艺和 0 .6μm无锡上华工艺下模拟 ,其输入级跨导偏差分别为 7%和 1 4%,直流增益分别为 87.9d B和 78.4d B,单位增益带宽分别为 1 4MHz和 9MHz,相位裕度为 6 7度和 75度。

关键词：运算放大器恒跨导类输出级

超深亚微米下百万门级系统级芯片的物理设计方案

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复旦学报（自然科学版） 2006年第1期45卷 26-29页

作者：曾宏曾璇闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

超深亚微米下SoC芯片的物理设计面临很多挑战性的难题,如果仅使用传统芯片设计流程,耗时长且难以达到设计收敛,必须探索新的设计方法学来加速设计进程.以一块0.18μm工艺下200万门的无线数据传输芯片为例,应对超深亚微米下新的设计挑战... 详细信息

超深亚微米下SoC芯片的物理设计面临很多挑战性的难题,如果仅使用传统芯片设计流程,耗时长且难以达到设计收敛,必须探索新的设计方法学来加速设计进程.以一块0.18μm工艺下200万门的无线数据传输芯片为例,应对超深亚微米下新的设计挑战,论述了在布局规划、电压降、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端设计的效率和质量.

关键词：超深亚微米系统级芯片物理设计设计收敛

用于超高频射频识别读写器Mixer-First接收机的新型直流分量消除技术

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复旦学报（自然科学版） 2017年第4期56卷 495-502页

作者：郑凡凡谈熙闵昊复旦大学专用集成电路与系统国家重点实验室上海201203

由于收发隔离度有限,超高频射频识别读写器的接收机面临着发射机载波泄漏的问题,基于MixerFirst结构的接收机,提出了一种新型的直流分量消除技术.在无源混频器的中频输出端设计一个由电感、电容等器件组成的带通滤波器,滤除泄漏载波经... 详细信息

由于收发隔离度有限,超高频射频识别读写器的接收机面临着发射机载波泄漏的问题,基于MixerFirst结构的接收机,提出了一种新型的直流分量消除技术.在无源混频器的中频输出端设计一个由电感、电容等器件组成的带通滤波器,滤除泄漏载波经过下变频产生的直流分量.同时相比于传统的交流耦合方式,该技术可以缩短直流分量的稳定时间.仿真结果表明,当标签返回信号数据率为400kb/s时,该结构的带通滤波器的直流衰减约为-50dB,同时直流分量的稳定时间约为6μs,只有传统交流耦合方式的一半左右.该技术可以扩展接收机的动态范围.

关键词：射频识别读写器接收机载波泄漏直流分量消除带通滤波器

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Σ─△模数转换器在低过采样率时的噪声分析

复旦学报（自然科学版） 1995年第4期34卷 465-473页

作者：周晓方闵昊章倩苓复旦大学电子工程系

本文就Σ─△模数转换器（ＡＤＣ）在视频应用时遇到的问题以及应采用的结构作了讨论，并根据理论分析及计算机模拟的结果，发现当过采样率下降到８或４时，二级级联多位Σ─△ＡＤＣ仍然具有满意的转换精度。

关键词： Σ-Δ调制器噪声模-数转换器计算机模拟

一种可用于嵌入式Java处理器的寄存器队列

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计算机工程 2006年第4期32卷 230-232页

作者：王俊宇忻凌周维周晓方闵昊专用集成电路与系统国家重点实验室(复旦大学) 上海200433

提出了一种可用于Java处理器的改进型寄存器队列(FIFO)的设计和控制方法。通过在传统的指针移动型FIFO的基础上,改变读写指针的操作宽度,增加读出端口,增加旁路设计等方法,使得改进型寄存器队列可以适应Java语言字节指令的变长特性。该... 详细信息

提出了一种可用于Java处理器的改进型寄存器队列(FIFO)的设计和控制方法。通过在传统的指针移动型FIFO的基础上,改变读写指针的操作宽度,增加读出端口,增加旁路设计等方法,使得改进型寄存器队列可以适应Java语言字节指令的变长特性。该设计在一种针对嵌入式系统的Java虚拟机的硬件实现中得到应用,提高了Java处理的取指效率,并对随后的指令折叠提供了方便。

关键词： Java处理器寄存器队列嵌入式

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一种流水线型高速过采样∑-△调制器

微电子学 1997年第4期27卷 224-227页

作者：李红周晓方闵昊复旦大学电子工程系专用集成电路与系统国家重点实验室

提出了一种采用流水线采样输入的开关电容型∑－△调制器的实现方法，该方法充分利用了时钟的每一时刻。用此方法设计的∑－△调制器来样速率可提高３０％。实验表明，这种方法是完全可取的。

关键词：模拟集成电路 A/D转换器调制器流水线采样

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深亚微米数字集成电路的自动化设计方法学

微电子学 2002年第4期32卷 261-264页

作者：胡静珍唐长文闵昊复旦大学专用集成电路和系统国家重点实验室上海200433

介绍了基于标准单元库的数字集成电路设计流程和方法学。数字集成电路设计流程从行为级的 HDL描述开始 ,依次进行系统行为级仿真 ,行为级综合 ,RTL仿真 ,逻辑综合 ,综合后仿真 ,自动化布局布线 ,版图后仿真等步骤。讨论了如何把物理设... 详细信息

介绍了基于标准单元库的数字集成电路设计流程和方法学。数字集成电路设计流程从行为级的 HDL描述开始 ,依次进行系统行为级仿真 ,行为级综合 ,RTL仿真 ,逻辑综合 ,综合后仿真 ,自动化布局布线 ,版图后仿真等步骤。讨论了如何把物理设计环境和逻辑设计环境联系起来。

关键词：数字集成电路逻辑综合静态时序分析(STA) 布局布线