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电热分析研究的现状与展望

计算机辅助设计与图形学学报 2009年第9期21卷 1203-1211页

作者：骆祖莹北京师范大学信息科学与技术学院北京100875

随着IC工艺进入纳米工艺时代,集成度与工作频率的增加,伴随性能提高的是不断增加的芯片功耗.高功耗的直接后果是产生了高供电电流和高功耗密度,而过大的供电电流降低了供电网络的供电电压;过大的功耗密度升高了内核温度,反过来又会增加... 详细信息

随着IC工艺进入纳米工艺时代,集成度与工作频率的增加,伴随性能提高的是不断增加的芯片功耗.高功耗的直接后果是产生了高供电电流和高功耗密度,而过大的供电电流降低了供电网络的供电电压;过大的功耗密度升高了内核温度,反过来又会增加电路时延,降低芯片的性能.所以在芯片设计中,必须对芯片功耗、供电网络、3D热分析进行快速而精确的电热分析;同时,漏电流功耗随工作温度升高而明显增加所造成的电热耦合效应,以及纳米工艺所带来的较大工艺参数变化,都提高了电热分析的难度.文中给出了电热参量(功耗、供电电压和内核温度)分析的重要性与研究现状,展望了纳米工艺下日益显著的工艺参数变化对电热分析所带来的挑战.

关键词：功耗电源/地线网温度电热分析电热耦合工艺参数变化

一种新的CMOS组合电路最大功耗快速模拟方法

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计算机辅助设计与图形学学报 2001年第7期13卷 577-581页

作者：骆祖莹闵应骅杨士元清华大学自动化系北京100084 中国科学院计算技术研究所网络研究室北京100080

过大的峰值功耗会使芯片承受过大的瞬间电流冲击 ,降低芯片的可靠性及性能 ,因此有效地对电路最大功耗做出精确的估计非常重要 .由于在实际电路中存在时间延迟 ,而考虑延时的电路功耗模型计算量较大 ,因此用模拟方法求取电路最大功耗非... 详细信息

过大的峰值功耗会使芯片承受过大的瞬间电流冲击 ,降低芯片的可靠性及性能 ,因此有效地对电路最大功耗做出精确的估计非常重要 .由于在实际电路中存在时间延迟 ,而考虑延时的电路功耗模型计算量较大 ,因此用模拟方法求取电路最大功耗非常耗时 .为了在尽可能短的时间内对 VL SI电路的最大功耗做出较为可信的估计 ,首次提出了二阶段模拟加速方法 .对 ISCAS85电路集的实验结果表明。

关键词：最大功耗估计 CMOS组合电路超大规模集成电路芯片集成度

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VLSI晶体管级时延模拟方法

计算机辅助设计与图形学学报 2006年第12期18卷 1855-1860页

作者：骆祖莹钟燕清北京师范大学电子工程系

提出了一种新的晶体管级时延模拟方法,为了保证模拟的精度,综合考虑了存在于短沟道晶体管中的短路电流、输入/输出耦合电容和载流子速度饱和等效应对MOSFET晶体管沟道电流的影响,针对经典的ALPHA沟道电流分析模型(Alpha-Power-Law)进行... 详细信息

提出了一种新的晶体管级时延模拟方法,为了保证模拟的精度,综合考虑了存在于短沟道晶体管中的短路电流、输入/输出耦合电容和载流子速度饱和等效应对MOSFET晶体管沟道电流的影响,针对经典的ALPHA沟道电流分析模型(Alpha-Power-Law)进行了改良,以达到精确计算沟道电流的目的·该方法通过改良的节点分析方程(MNA)计算逻辑门的输出波形,以获得逻辑门的时间延迟和跳变时间·所开发的晶体管级时延模拟器性能优越,当逻辑门中某一晶体管的一个参数(如沟道长度、宽度或阈值电压VT0)改变后,模拟器可以快速地计算出新的逻辑门输出波形·基于BSIM370nm工艺模型,采用HSPICE软件的模拟结果来验证该方法的效率与精确性·实验结果表明:该方法模拟效率高,模拟一个逻辑门平均仅需1·0ms;模拟精度高,在所有测试电路时延模拟结果中,最大误差仅为5·04%,平均误差为2·68%·

关键词： VLSI 纳米工艺晶体管级静态时延分析

用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法:理论与实践

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计算机学报 2001年第10期24卷 1034-1043页

作者：骆祖莹闵应骅杨士元清华大学自动化系北京100084 中国科学院计算技术研究所北京100080

过大的平均功耗使芯片产生较多的热量 ,降低芯片的可靠性及性能 ,严重时会损坏芯片 ,因此有效地对电路平均功耗做出精确的估计非常重要 .由于实际电路存在时间延迟 ,而考虑延时的电路功耗模型计算量较大 ,用模拟方法求取电路平均功耗非... 详细信息

过大的平均功耗使芯片产生较多的热量 ,降低芯片的可靠性及性能 ,严重时会损坏芯片 ,因此有效地对电路平均功耗做出精确的估计非常重要 .由于实际电路存在时间延迟 ,而考虑延时的电路功耗模型计算量较大 ,用模拟方法求取电路平均功耗非常耗时 .为了在较短的时间内对 VL SI电路的平均功耗做出较为可信的估计 ,该文提出了一套电路功耗分析理论 ,并由此给出了一种用于 CMOS电路平均功耗快速模拟的输入向量对序列压缩方法 ,ISCAS85及

关键词：功耗估计序列压缩 CMOS电路集成电路

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CMOS电路晶体管级功耗优化方法

计算机研究与发展 2008年第4期45卷 734-740页

作者：骆祖莹潘月斗北京师范大学信息科学与技术学院北京100875 北京科技大学信息科学与技术学院北京100082

随着集成电路工艺进入纳米时代,在集成电路设计约束重要性方面,功耗已成为与性能等量齐观的设计约束.由于缺少有效的晶体管级时延模拟器,所以现有的低功耗设计技术均为逻辑门级功耗优化方法.受惠于更低的优化颗粒度,晶体管级优化方法具... 详细信息

随着集成电路工艺进入纳米时代,在集成电路设计约束重要性方面,功耗已成为与性能等量齐观的设计约束.由于缺少有效的晶体管级时延模拟器,所以现有的低功耗设计技术均为逻辑门级功耗优化方法.受惠于更低的优化颗粒度,晶体管级优化方法具有比逻辑门级方法更强的静态功耗优化能力,因此针对高静态功耗的纳米工艺芯片,开展晶体管级优化方法的研究具有非常重要的意义.基于晶体管级VLSI模拟器,提出了一种新的晶体管级优化方法用于进一步降低静态功耗,它由两个算法步骤构成:先用聚团策略(clustering)在逻辑门空间来提高优化算法的效率,再用粒度较小的晶体管空间优化算法来提高功耗的优化效果.实验证明所提方法具有以下优点:1)该方法适用范围较广,可以分析和优化各种电路.这些电路中,每个晶体管都可以有不同的阈值电压VT0、沟道宽度W和沟道长度L.2)该方法的功耗优化效果较好.在晶体管级W+VT0+L的功耗优化实验中,该方法在不降低动态功耗优化效果的前提(动态功耗平均仅增加0.02%)下,在合理的运行时间(优化C7552仅用856.4s)内,在晶体管级对逻辑门级优化结果进行进一步优化,使静态功耗得到进一步降低,平均降低22.85%,最大降低43%.

关键词： VLSI 纳米工艺晶体管级低功耗设计算法

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基于遗传算法的最大开启电流估计

计算机学报 2004年第2期27卷 186-191页

作者：徐勇军韩银和骆祖莹李晓维中国科学院计算技术研究所信息网络室清华大学计算机科学与技术系北京100084

集成电路设计进入深亚微米阶段后 ,静态功耗成为低功耗设计中的一个瓶颈 .电源门控法可以同时有效地降低动态功耗和静态功耗 ,是一项具有广阔应用前景的技术 .电源门控电路的最大电流是由最大开启电流和最大的正常运行电流决定 ,它是电... 详细信息

集成电路设计进入深亚微米阶段后 ,静态功耗成为低功耗设计中的一个瓶颈 .电源门控法可以同时有效地降低动态功耗和静态功耗 ,是一项具有广阔应用前景的技术 .电源门控电路的最大电流是由最大开启电流和最大的正常运行电流决定 ,它是电路设计的一个十分重要的参数 ,如何对它进行快速准确的估计已经成为一个新的问题 .另外 ,冒险功耗是电路整体功耗中非常重要的组成部分 ,该文通过研究发现 ,在电路开启阶段同样存在冒险 ,同时消耗了大量的能量 .文章考虑了组合电路的冒险现象 ,提出了一种基于遗传算法的最大开启电流的估计方法 ,对ISCAS85电路的实验结果表明 ,电源门控电路的开启最大功耗可能比正常情况下的最大功耗还要大 .该文的方法具有较小的复杂性 ,可以仅用随机模拟的 2 .77%的时间 ,获得 12 .90

关键词：遗传算法电路设计集成电路静态功耗电源门控法最大开启电流

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印度基本情况

丛书名：内部读物

1959年

作者：纪祖莹

来源：汇雅图书（南通市图书馆... 评论

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CMOS电路最大功耗宏模型

计算机辅助设计与图形学学报 2003年第9期15卷 1118-1121页

作者：骆祖莹李晓维杨士元清华大学计算机科学与技术系北京100084 中国科学院计算技术研究所信息网络研究室北京100080 清华大学自动化系北京100084

参照已有的平均功耗宏模型研究成果 ,将电路最大功耗假设为输入向量对序列长度与跳变率的函数 ,并采用神经元网络拟合出该函数 ISCAS85电路集的实验结果表明 ,最大功耗宏模型的计算结果与门级电路最大功耗的实际模拟结果之间的误差可以... 详细信息

参照已有的平均功耗宏模型研究成果 ,将电路最大功耗假设为输入向量对序列长度与跳变率的函数 ,并采用神经元网络拟合出该函数 ISCAS85电路集的实验结果表明 ,最大功耗宏模型的计算结果与门级电路最大功耗的实际模拟结果之间的误差可以控制在 10

关键词： CMOS电路最大功耗宏模型集成电路低功耗设计

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电源线/地线网络开路电阻单故障分析方法

计算机研究与发展 2009年第7期46卷 1234-1240页

作者：骆祖莹张于彬余先川北京师范大学信息科学与技术学院北京100875 香港中文大学计算机科学与技术系

随着集成电路工艺进入纳米时代,供电电压波动严重影响电路性能.制造中通孔对位不准,及运行中铜导线电迁移现象,都会在电源线/地线网络(P/G网)中产生大量潜在的开路故障,并使供电电压发生明显波动.为了在测试中对大量的开路故障进行快速... 详细信息

随着集成电路工艺进入纳米时代,供电电压波动严重影响电路性能.制造中通孔对位不准,及运行中铜导线电迁移现象,都会在电源线/地线网络(P/G网)中产生大量潜在的开路故障,并使供电电压发生明显波动.为了在测试中对大量的开路故障进行快速测试,迫切需要提高故障分析的算法效率.为此,首次提出了单故障连续过松弛算法(SD-SOR),对发生单开路电阻故障的P/G网节点电压分布进行快速分析.基于无故障P/G网节点电压分布,SD-SOR仅对开路电阻周围受故障影响比较大的少数节点进行松弛计算.与传统的全局SOR方法相比,SD-SOR具有如下3个优点:1)局部松弛.由于电路中只有一个电阻q发生开路故障,SD-SOR不是采用全局电路节点的顺序松弛方法,而是采用从故障q所连的节点不断向周围节点进行松弛的波状松弛方法,当某些节点的IR电压降变化小于一个极小的设定值时,这些节点就不再向外进行松弛计算.2)高效.与传统的全局SOR方法相比,SD-SOR不仅参与松弛的节点非常少,而且松弛次数也有明显减少.3)高精度.与传统的全局SOR方法相比,由于距离故障比较远,电路中绝大多数节点电压变化非常小,所以SD-SOR只需对距离故障比较近的节点进行松弛计算,就能够保持较高的分析精度.大量的实验数据表明:与预条件全局SOR求解方法相比,SD-SOR在保持较高精度(误差小于0.95%)的前提下,速度可以提高57倍.

关键词： P/G网连续过松弛算法开路故障算法单故障连续过松弛算法