DDR3控制器IP核板级验证方法
作者单位：北京理工大学 华北电力大学 北京智芯微电子科技有限公司
会议名称：《第十五届全国信号和智能信息处理与应用学术会议》
会议日期：2022年
学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）]
关 键 词：FPGA SoPC 知识产权核 DDR3控制器 验证
摘 要：随着芯片产业的迅速发展,芯片的功能更加强大,其规模也不断扩大。芯片内部的IP核验证是现在芯片制造中必不可少的重要部分,为了解决现有板级验证中存在的灵活性差的问题,提出了采用多板互联的So PC方法对目标芯片的IP核进行板级验证。设计采用数据生成与校验测试控制板卡,包括主控模块和数据生成模块,用来对DDR3控制器IP进行多方面的验证方法学的测试,设计采用核心验证板卡用来测试DDR3控制器IP的基本电气性能。构建三种测试平台对芯片的DDR控制器IP核进行了验证,并进行了多组数据的测试,测试结果表明待测IP核功能正确,以此设计出验证方法避免了采用复杂状态机带来的问题,能够提高板级验证的灵活性。