基于Interposer集成PDN的IR-drop分析与研究

作     者：李屾 

作者单位：西安电子科技大学 

学位级别：硕士

导师姓名：董刚

授予年度：2023年

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

主      题：三维集成电路 电源分配网络 电压降 硅通孔 插入层 

摘      要：随着集成电路的不断发展,继续按照原有方式去减小工艺节点从而延续摩尔定律难度极大,因此超越摩尔定律应运而生,即在现有的工艺节点上通过TSV(ThroughSilicon-Via,TSV)、硅光子等方式形成新的集成方式,其中三维集成电路中的基于Interposer的Chiplet集成是当前研究的一个热点方向。此外Chiplet可以采用不同的工艺节点制造从而可以极大地降低研发周期和研发成本。但是随着芯片性能的不断提升、使得工作频率不断提升,然而电源电压却在随着芯片尺寸的减小而不断下降,因此在复杂的多Chiplet系统中,IR-drop的增大会造成芯片之间的传输延时增大,甚至会引起芯片逻辑功能的错误,因此电源完整性已经成为芯片设计的首要考虑因素。另外,大规模集成电路IR-drop的模型仿真会花费大量时间,因此在2.5D集成系统中,如何快速准确计算并减小基于Interposer集成的电源分配网络(Power Distribution Network,PDN)的IR-drop,已经成为芯片设计中的一个重要目标。 本文搭建了基于Interposer集成2.5D-PDN的等效模型,该模型由Interposer中的PDN网络、再分布层(Re-distribution Layer,RDL)、TSV、微焊球以及Chiplet中的PDN网络、TSV组成。通过软件仿真和公式计算的方式提取了物理模型的寄生参数,采用分块计算的方式,分别建立Interposer和Chiplet的理论分析模型和等效电路模型,最后搭建基于Interposer/Chiplet的分析模型,提出了TSV任意分布以及TSV均匀分布情况下节点IR-drop的快速求解算法,并采用单片Chiplet和多片Chiplet仿真模型进行验证。验证结果表明,通过分析模型计算基于Interposer/Chiplet中的PDN节点IR-drop具有较高的准确度,PDN节点IR-drop最大误差值不超过电压源的2‰,PDN节点IR-drop最大误差百分比为3.55%,仿真时间不超过1s。基于以上分析模型,从多方面分析了基于IR-drop的影响因素,首先从Interposer的角度,分析了Interposer规模、PDN单元网络阻值、TSV的个数以及TSV的分布方式对IR-drop的影响,其次从Chiplet的角度分析了Chiplet层数对IR-drop的影响。 基于以上分析模型,本文通过粒子群算法(Particle Swarm Optimization,PSO)求解出了采用最少的TSV数量实现Chiplet以及TSV分布的全局最优解,并且在此基础上采用总互连线约束以及Chiplet之间的延时约束实现Chiplet以及TSV分布的全局最优解。此外,还通过对粒子群算法和差分优化算法的比较证明粒子群算法更适用于该分析模型。本文在此分析模型的基础上提出基于2.5D集成PDN的优化策略,该策略可以综合考虑每一个Chiplet在Interposer中的分布位置、Chiplet的PDN参数、TSV的分布位置和个数以及Chiplet的PDN参数等因素,可用于芯片初期的规划与设计。