面向故障区域排除的三维阵列重构算法研究

作     者：邱堃 

作者单位：广西师范大学 

学位级别：硕士

导师姓名：钱俊彦

授予年度：2023年

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

主      题：VLSI容错 网状处理器阵列 降阶技术 重构算法 

摘      要：VLSI(Very Large Scale Integration,超大规模集成电路)是当今电子技术中的重要发展方向,其应用领域涉及计算机、通信、医疗、汽车、工业控制等多个领域。随着VLSI芯片的集成度不断提高,芯片的规模越来越大,单个芯片上的晶体管数量也越来越多,这导致了芯片故障率的增加。由于芯片在实际应用中面临着各种故障和失效的风险,因此研究如何提高芯片的容错性能成为一个重要的课题。VLSI容错技术可以在芯片出现故障时,自动地检测故障,并对故障进行纠正或者绕过,从而保证芯片的正常工作。降阶技术是目前保障容错的主要技术手段,它从包含故障的网状处理器阵列中利用尽可能多的无故障处理单元重构出子处理器阵列,从而实现容错性能。目前针对二维开关架构处理器阵列的容错算法已经形成了一个较为完整的体系,而三维处理器阵列容错研究目前处于发展阶段,本文针对基于开关架构的三维阵列降阶重构算法进行研究,主要研究工作如下:1.针对现有算法的缺陷,提出了一种基于故障面排除的启发式算法来提高构造的逻辑阵列的规模大小,从而提高对主阵列中无故障单元的利用率。现有算法是一种基于贪心的平面路由算法,当遇到故障较为密集的区域时会发生回溯,从而抬高了此前的逻辑单元的高度,导致两层逻辑平面之间产生许多不可用的无故障单元。当主阵列故障密度过高时,回溯会频频发生,严重降低了现有算法的重构效率。本文提出的算法对现有算法进行了优化,通过评估物理平面的故障特性,选取出阻碍重构过程的关键平面从主阵列中排除出去,同时利用故障面上的无故障单元对相邻的故障单元进行补偿,降低现有算法发生回溯的频次,提高算法对三维处理器阵列的重构性能。模拟实验数据显示,在48×48×48规模下、随机故障率达20%的三维阵列上,现有算法与所提出的算法对无故障单元的利用率分别为30.59%,38.96%,新提出的算法在现有算法的基础上提升率达到27.36%。2.针对排除故障面的策略自身伴随着较多额外损耗的缺点,即所排除的故障面上的无故障单元较多且无法被利用来构造子处理器阵列,本文还提出了一种排除单元蔟的策略。该策略排除的故障区域面积更小,降低了故障面排除策略所带来的额外损耗,并且选取的故障区域位置更为灵活,在随机故障分布模型中较故障面排除策略表现更佳。实验结果表明本文所提出的算法均比现有算法提高了对处理器阵列中无故障单元的利用率。在64×64×64规模下、随机故障率达20%的三维阵列上,现有算法、基于故障面排除以及基于单元蔟排除的算法对无故障单元的利用率分别为29.29%,34.24%,44.53%,对现有算法的提升率分别为16.87%,52.03%。而集群故障分布的模拟实验表明,基于故障面排除的策略较基于单元蔟排除的策略在性能上更具优势,例如在32×32×32规模下、集群故障规模为5×5×5、集群故障个数为16个的三维阵列上三个算法的收获率分别为16.44%,27.75%,20.87%,本文所提出的算法的提升率分别为 68.75%,26.88%。