10-bit低功耗列并行两步式SS ADC电路设计

作     者：康妮妮 

作者单位：西安理工大学 

学位级别：硕士

导师姓名：余宁梅;邵刚

授予年度：2023年

学科分类：080902[工学-电路与系统] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 080202[工学-机械电子工程] 080203[工学-机械设计及理论] 0802[工学-机械工程] 

主      题：CMOS图像传感器 低功耗比较器 带宽有限预放大 两步式SSADC 

摘      要：近年来,CMOS图像传感器的成像技术得到迅速发展,已广泛应用于各成像领域。低耗能、低成本和高质量的CMOS图像传感器一直是国内外的研究热点,为了提高电子产品的成像质量、降低成本、减小体积,不断提高和改进CMOS图像传感器的低功耗设计具有十分重要的意义。在CMOS图像传感器的功耗方面,ADC模块的功耗占传感器功耗的50%以上,列并行SSADC具有结构简单、面积小、功耗低、斜坡可多列共用等优势,是目前CMOS图像传感器中最常用的结构。基于此,本文设计了一款10-bit低功耗列并行两步式SS ADC。首先,本文设计了一款低功耗比较器,在不降低比较器时钟频率的前提下,从比较器工作理论出发,使用传统的预放大+动态锁存器结构,降低预放大带宽来降低功耗,为了减小带宽限制引起的精度误差,通过扩展斜坡范围补偿比较器误翻转导致计数器错误计数;不改变ADC的量化范围的前提下,采用两步式结构进行补偿,在降低功耗的同时,提高了转换速度。对于两步式ADC结构误差,本文采用了基于冗余位的校0准方式。最后设计了一个高位量化的5-bit电阻分压型斜坡发生器和低位量化的6-bit电流舵型斜坡发生器,提供给比较器的斜坡产生模块,两次比较共用一个比较器,进一步节省面积,降低功耗。该10-bit低功耗列并行两步式SS ADC电路设计采用UMC110nm CMOS工艺,完成原理图和版图设计,在时钟频率为20MHz、电源电压为3.3V/1.2V前提下,前仿真得到静态特性 DNL 为 0.2LSB/-0.3LSB;INL 为 0.5LSB/-0.2LSB:在 208kS/s 的采样频率,输入正弦信号频率为20.52kHz下,动态特性ENOB为9.79bit,SFDR为78.7dB,THD为-66.6dB,SNR为63.0dB,SNDR为60.8dB,比较器的平均功耗约为102.9μW,与前置预放大带宽满足的比较器相比,功耗降低了约40%。后仿真得到,静态特性DNL为0.3LSB/-0.5LSB,INL 为 0.6LSB/-0.3LSB,动态特性 ENOB 为 9.36bit,SFDR 为 76.0dB,THD为-64.4dB,SNR为59.5dB,SNDR为58.2dB,单列电路的平均功耗约为153.2μW,单列版图面积为469.1 15μm×19.68μm。