多码长多码率CRC级联极化码编译码器设计与实现

作     者：牛聪 

作者单位：华中科技大学 

学位级别：硕士

导师姓名：江涛

授予年度：2022年

学科分类：07[理学] 08[工学] 070104[理学-应用数学] 081101[工学-控制理论与控制工程] 0701[理学-数学] 0811[工学-控制科学与工程] 

主      题：CRC级联极化码 多码长码率 编译码器 硬件实现 

摘      要：极化码是第一种理论上被证明可达香农限的信道编码方案,已被第五代移动通信标准采纳。其中,循环冗余校验(Cyclic Redundancy Check,CRC)级联极化码是一种经典的极化码级联方式,可有效提升编码增益。然而,现有CRC级联极化码编码器难以在兼容多码长码率时保持较高吞吐率,译码器难以兼顾多码长码率与低硬件开销。因此,本文研究了多码长码率CRC级联极化码编码器与译码器,内容如下:1、针对现有编码器难以同时满足高吞吐率与多码长码率兼容的问题,设计并实现了一种多码长码率嵌套式的CRC级联极化码编码器。首先,根据极化码生成矩阵的特点,分析不同码长码率下编码器的电路结构。然后,基于极化码构造结果完成比特混合映射,并通过复用长码长的部分并行编码电路结构,实现短码长的矩阵相乘的过程。最后,搭建编码器硬件验证平台以验证编码器工作正确性。实现结果表明:嵌套式CRC级联极化码编码器能够满足兼容多种码长码率的设计需求,且电路主体结构相较于传统极化码编码器具有更高的吞吐率。2、针对现有译码器难以在低硬件资源消耗下兼容多码长码率的问题,设计并实现了一种多码长码率低复杂度的CRC级联极化码译码器。首先,使用单个计算单元得到每条路径的对数似然比,并利用串行计算规则完成部分和计算。采用指针方式完成对数似然比与部分和数据的复制与删减,避免数据的重复读取与写入。在此基础上,引入灵活的调度机制,实现码长码率的兼容。最后,搭建硬件验证平台,验证了译码器工作正确性,分析了硬件资源消耗、时延与吞吐率等性能。实验结果表明:所设计的译码器能够兼容多种码长码率,在160MHz的时钟频率下,吞吐率达6.75Mbps,与传统的极化码译码器实现相比具有更低的硬件开销。