基于RISC-Ⅴ处理器的浮点功能部件的设计与实现

作     者：胥涛 

作者单位：贵州大学 

学位级别：硕士

导师姓名：秦水介

授予年度：2022年

学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）] 

主      题：RISC-Ⅴ 浮点执行部件 混合精度计算 booth编码 数据旁路 DC综合 

摘      要：随着数字集成电路设计与制造工艺的不断发展,芯片的计算速率和数据吞吐量不断提高,催生了人工智能和图像识别等领域的蓬勃发展,使得对数据计算的要求也越来越高,但是随着摩尔定律的逐渐失效,芯片工艺的发展陷入瓶颈,由此极简化的设计风格和提高浮点运算模块功能成为芯片重要发展方向之一。RISC-Ⅴ提出的极简和模块可配置的设计风格,是解决ARM和X86架构指令功能冗余和利用率低的有效方案,也因为其开源的性质受到我国设计者的关注。浮点计算也随着计算机对计算量的要求不断增大愈发受到重视,浮点计算的进步可以极大提升图像识别和人工智能等方面的计算速度。通用高性能CPU核DMR通过实现扩展指令集可以运用在人工智能,图像识别,数字信号处理等领域,本文在DMR处理器基础上研究浮点的加减乘除等执行部件和为实现矩阵乘设计的浮点功能优化设计和实现。DMR处理器的浮点频率在当前的RISC-Ⅴ处理器范围内已是较高水平,所以各浮点部件改进以实现功能正常并保证频率的不降低或者提升为主要目的。文中介绍RISC-Ⅴ架构中对浮点功能的指令设计要求和浮点执行部件的主流设计方案,在此基础上对各计算算法进行部分改进优化,重点针对乘法和加法进行数据旁路设计、流水线拍数修改、混合精度设计等改进,并优化各模块算法。改进后的乘法booth编码提高了计算速度;加法单元在控制信号下可以完成混合精度计算,节省了整体的资源消耗;在数据旁路的控制下可以串联乘法和加法计算实现矩阵乘设计。改进后的加法设计在计算时间上相差不大,面积增加在合理范围之内。浮点除法设计修改了SRT算法的基值,并修改了选择函数,改进后设计频率提升。在完成设计后对各模块进行功能性验证,之后对整体的浮点模块进行核级验证的内容,设计方案在22 nm工艺下进行DC逻辑综合,对其进行PPA验证分析,加法乘法除法和转换的频率分别达到2.17,1.97,1.98和2.11 GHZ,面积和功耗为30390.081、38140.697、49611.071、28847.496μm和2.1881、4.4703、4.9845、3.7737 mw。并将设计在Synopsys公司的FPGA原型验证平台HAPS-80上完成了OS系统运行和spec-cpu-2006软件的测试。