MIPI CSI-2高速接收器设计研究

作     者：苏扬 

作者单位：厦门大学 

学位级别：硕士

导师姓名：周剑扬

授予年度：2020年

学科分类：0810[工学-信息与通信工程] 08[工学] 081001[工学-通信与信息系统] 

主      题：MIPI CSI-2 显示接口 双边沿触发接收 接收校验 

摘      要：随着移动通信设备的不断发展,人们对手机摄像头和数码相机的要求愈来愈高。对设计人员来说,摄像头和应用处理器之间的带宽需求增加。本文介绍一种基于MIPI CSI-2（camera serial interface 2）协议标准,此协议为高清摄像头和应用处理器之间提供一个高速串行接口。本文主要设计MIPI CSI-2高速数据处理部分。D-PHY协议在高速传输模式下,信号最高传输速度是1.5Gbps。本文设计在时钟频率是单通道750M下展开。首先设计了双边沿触发接收模块,旨在设计一个在上升和下降沿触发时正确接收数据的电路。最终实现在四个时钟周期下,1位数据打包成8位数据。设计难点在于在90nm工艺下,D触发器的建立时间相对于时钟周期来说较长。处理正确得到的数据必须在分频后时钟上升沿到达的范围内,才能交给下一级处理。其次设计了接收校验模块,包括了通道管理模块（lane merge）、ECC校验模块、CRC循环冗余校验模块。通道管理模块把四通道,每个通道8bit数据按照协议要求打包合并成32bit,解析ECC包头数据,并且额外设计多个控制信号。ECC校验模块,校验24位数据,可实现一位纠错和两位查错功能。CRC循环冗余校验模块,此模块可实现周期是5.3ns下,并行校验32位数据,其校验算法的并行电路实现,需匹配协议中已给出的数据结果。最后采用树形结构的组合逻辑电路完成时序优化。最终,使用icc工具在90nm工艺下完成版图设计。双边沿触发模块全部由D触发器构成,完成版图后最终后仿结果成功实现目标要求。第二部分接收校验模块设计,版图为pad limit,面积主要由pad大小决定,核面积较小,利用率较低。最终,VCS后仿和formal一致性验证均达到设计目标。本文的主要贡献在于提出了 90nm工艺下接收电路解决方案。提出了仅在高速模式下电路能够保证数据正确接收的电路,包括如何控制开始和结束的设计方案。