CMOS高速低相噪锁相环电路设计与研究

作     者：胡宇峰 

作者单位：电子科技大学 

学位级别：硕士

导师姓名：宁宁

授予年度：2020年

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

主      题：相位噪声 抖动 锁相环 时钟产生电路 欠采样锁相环 

摘      要：随着通信技术和半导体工艺的进步,在片上系统中,一些需要时钟信号作为驱动的关键模块如模数转换器、串行接口等的工作频率越来越高,这对时钟信号的质量提出了更高的要求。本文重点研究锁相环在片上时钟产生电路的应用,这就要求锁相环有着低相位噪声以及低抖动。论文首先分析锁相环的工作过程并对其进行建模分析,理解锁相环的环路特性,接着讨论了各模块电路的具体实现以及非理想因素的分析以及解决方法。之后利用建立的模型分析了环路带宽对锁相环相位噪声的影响以及通过图解法选取合适的带宽来保证更低的抖动性能。除了选取合适的环路带宽之外,在系统层面采用更为先进的锁相环架构可以获得更为优异的相噪性能,如超宽带锁相环可以极大的增大带宽来抑制VCO贡献的相位噪声、欠采样锁相环可以极大的抑制电荷泵引入的带内噪声以及注入锁定可以降低VCO的相位噪声。论文采用先进的欠采样锁相环架构完成锁相环电路设计,其可以分为欠采样环路和锁频环路。在锁相环锁定时只有欠采样鉴相器负责鉴相功能,欠采样环路正常工作,而锁频环路的鉴频鉴相器存在鉴相死区,辅助锁相环锁定到想要的频率上。首先设计了欠采样鉴相器、欠采样电荷泵以及压控环形振荡器,并对这些模块进行噪声仿真。再根据噪声仿真的结果推算出合适的环路带宽,从而得到环路滤波器参数,并使用Verilog-A验证了选取的环路参数的正确性。之后完成锁频环电路的设计,对传统的带鉴相死区的鉴频鉴相器进行了改进,并设计了一种参考电压产生电路通过数字化的方式来调节锁相环中的延时电路的延时。在充分考虑器件的匹配以及对噪声的隔离之后,对设计完成的欠采样锁相环进行版图的布局布线并完成电路的后仿真验证。在40nm CMOS工艺下,最终的仿真结果表明锁相环的输出频率范围为1.7～3.05GHz。当锁相环输出频率为2.5GHz时,锁定时间为3.2μs,功耗为27.3mW,计算得到锁相环1MHz频率偏移处的相位噪声为-111.4dBc/Hz,在[1K,100M]积分区间的抖动为436.5fs,相噪与功耗的FoM值为165dB,抖动与功耗的FoM值为-232.8dB。