FPGA与DDR存储器的高速交互接口设计与实现

作     者：邹斐 

作者单位：西安电子科技大学 

学位级别：硕士

导师姓名：李小明;陈维新

授予年度：2020年

学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）] 

主      题：现场可编程门阵列 存储器 可配置 高速 

摘      要：随着集成电路技术的快速发展,对处理数据速度要求不断提高。FPGA以其高灵活性和丰富资源在很多领域有着广泛应用,配合DDR SDRAM作为外部存储器,具有传输速度快容量大的优点,在高速数据传输系统有着广泛的研究意义。FPGA具有功能全面和用户可配置的特点,由于芯片面积较大,时钟信号频率受限制,持续增大频率会导致芯片内部时钟相位相差较大,因此FPGA内部频率通常不超过200MHz。FPGA中I/O逻辑单元(IOL)为输入输出逻辑接口,用于处理FPGA内部读取和写入外部设备的数据。DDR存储器分为第一代DDR、第二代DDR2、第三代DDR3,其每个时钟分别能够以2、4、8倍外部总线的速度读/写数据,并且能够以内部控制总线的2、4、8倍速度运行。论文研究SDRAM、DDR、DDR2、DDR3为外部存储,与FPGA进行数据、时钟、状态信号的交互时,IOL模块对信号的处理。接口实现接收外部高速信号降速处理,可配置传输速度比率1:2,1:4,1:8,1:10,1:7;发送FPGA低速信号倍速处理,可配置传输速度比率2:1,4:1,8:1,10:1,7:1,信号延时处理并生成对应的标志位。数据与时钟可配置为中心或边沿采样,数据传输采用双沿采样,命令地址信号传输采用单沿采样。整体分为设计电路和验证测试两部分,设计选用自顶向下的设计方法和模块化设计思想,包括输入模块、输出模块、数据延时模块。电路采用全定制设计方法,采用virtuoso软件绘制电路图并仿真检查。验证采用VCS编译器模拟仿真环境,搭建测试平台,添加Verilog文件生成测试激励和预想结果,验证电路功能是否正确,实现不同配置下电路的工作模式。HSPICE对电路进行性能仿真,保证不同模式下时序达到设计目标,完善电路直至设计满足要求,从而实现高速交互接口的设计。设计创新点表现为增加电路功能,设计添加FIFO时钟域转化模块将不连续信号连续,并且增加两级寄存器间时间裕度,可提高高速模式下数据传输准确性。设计基于UMC28nm工艺,缩小芯片面积提升集成度。芯片四周共392个接口,每个IO接口支持不同的工作模式。验证结果表明电路实现设计功能并满足改变FPGA配置信号可兼容选择不同外部存储,设计可实现最高533MHz(DDR1)、800MHz(DDR2)、1066MHz(DDR3)的读写操作速度,最高均支持32位宽,电压为1V(±5%),设计芯片总容量为46K,单个IO接口面积为70x41.6um,动态功耗平均最大模式典型情况下测量值为300u W,在准确传送所有信号的基础上不断完善处理的速度与宽度,更新完善FPGA的功能,扩大FPGA可适用的范围。