基于S/PDIF的数字输入音频接口电路设计

作     者：庞盼 

作者单位：西安电子科技大学 

学位级别：硕士

导师姓名：赖睿;郑卫卫

授予年度：2020年

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

主      题：S/PDIF BMC编码 Verilog HDL 仿真验证 

摘      要：S/PDIF（Sony/Philips Digital Interface Format）是Sony、Philips数字音频接口的简称,该接口标准最初是基于AES/EBU标准所定义,也称S/PDIF标准。该接口以其适于远距离传输、兼容性好、价格低廉等优点而获得广泛应用。S/PDIF可以传输多种音频格式的数据流,在进行远距离传输时,其数据帧采用的BMC编码让传送与接收端只需要一条数据线即可完成传输,并且可以保证较好的同步性,此外BMC编码可以让传输线保持接近零的平均直流电位,除了可以降低功率之外也可以降低电磁干扰。然而,S/PDIF数据远距离传输会产生数据损伤,其传统设计中所采用的单端同步机制会导致接口同步容错率较低,且其解码部分采用的基于模式识别的循环匹配的解码方案导致的设计综合面积过大等问题均影响着S/PDIF在实际工程中的进一步应用和发展。针对上述问题,本文首先分析了音频输入接口以及S/PDIF标准的发展现状以及研究背景,根据IEC-60958标准和S/PDIF标准定义了基本的产品功能设计需求,然后根据实际工程需求以及传统S/PDIF输入接口存在的缺点,采用Verilog HDL硬件描述语言进行RTL编码设计的方法对S/PDIF接口进行改进优化设计,该设计采用数字电路延迟单元配合逻辑门电路的方法巧妙地解决了远距离传输的数据损伤问题。同步模块采用改进后两级同步机制的设计,灵活地规避了其传统接口单端同步机制所带来的同步容错率低的问题。基于两级同步机制以及BMC编码的特点,本文提出了S/PDIF数据有效标志位配合数字逻辑异或门电路解码的设计方法,该解码方法准确率高,时钟相关性弱,且可以有效解决基于模式识别的解码方案导致的综合电路面积过大的弊端。本文选择以覆盖率驱动的仿真验证策略进行仿真验证。基于VCS工具的仿真验证实验证实,S/PDIF输入接口功能正确,优化后的设计解决了上述问题,验证代码覆盖率达到97%以上,功能覆盖率达到100%。在综合设计阶段,本文采用DC工具对接口设计时序、面积和功耗进行了综合设计。综合报告显示,采用本文所述设计方法获得的接口电路在时序功耗满足既定要求和PVT参数不变的前提下其面积较上一代接口电路面积缩小10%,满足预期要求。本文所作工作对相关工程领域的发展有十分重要的借鉴意义。