基于串行相消译码算法的Polar码译码器设计及FPGA实现

作     者：杨超 

作者单位：西南大学 

学位级别：硕士

导师姓名：詹明

授予年度：2020年

学科分类：080902[工学-电路与系统] 0809[工学-电子科学与技术（可授工学、理学学位）] 07[理学] 08[工学] 070104[理学-应用数学] 081101[工学-控制理论与控制工程] 0701[理学-数学] 0811[工学-控制科学与工程] 

主      题：Polar码 无线通信 SC算法 信道可靠性 Verilog硬件描述语言 

摘      要：在数字通信系统中,信息在传输的时候会受到很多因素的干扰,从而导致信息失真。为了减少信息在传输过程中的错误率,需要研究相关技术手段来应对此类问题。纠错编码已经发展多年,有很多专业学者提出了多种不同的编码理论,其中不乏很多性能良好的编译码方案,但一直没有实现在香农理论中可达到信道容量的编码方案。直到Polar码的出现改变了这一现状,Polar码是目前唯一能够证明在理想条件下达到香农极限的信道编码,Polar码随着码长的不断增长,误帧率会成指数型衰减,提高了译码性能。Polar码是由土耳其教授***提出的一种新进编码技术,它具备了像历代信道编码那样特定的编译码结构,同时也采用了信道极化的方式来建立编译码的理论基础。目前,Polar码已经在各个行业和领域投入使用,华为也在第87次(3rd Generation Partnership Project,3GPP)会议的5G短码方案中战胜对手,将Polar码确定为5G控制信道增强移动宽带(Enhanced Mobile Broadband,eMBB)场景的最终方案。本文以5G标准中的Polar码作为研究对象,首先对Polar码的发展趋势和研究现状进行了简要的介绍,并对多种不同信道进行了信道可靠性分析,然后对Polar码的编码进行了研究,学习了Polar码的编码过程并给出了编码实例加以说明。在译码部分,本文重点研究了Polar码连续相消(Successive Cancellation,,SC)译码算法、串行抵消列表(Successive Cancellation List,SCL)译码算法、添加了循环冗余校验码(Cyclic Redundancy Check,CRC)、置信传播(Belief Propagation,BP)等译码算法,使用MATLAB软件进行性能仿真,并通过仿真结果分析了码长和码率对译码的影响。随后也将Polar的SC、SCL算法与LDPC码的和积译码算法(Sum-Product Algorithm,SPA)算法进行了性能比较。在误码率(Bit Error Rate,BER)BER=10、码长N=256时,相比于LDPC码的SPA译码算法,列表数为8的SCL译码算法的性能增益为0.1dB。同时,Polar码和LDPC码的性能都远远超出了卷积码的性能。在误帧率(Packet Error Rate,PER)PER=10时,LDPC码的SPA译码算法与列表数为4的SCL译码算法拥有几乎相同(相差不超过0.1dB)的PER性能。在码长N=512、BER=10条件下,列表数为L=2的SCL译码算法具有和SPA译码算法近似(相差不超过0.1dB)的误码性能。另外,在相同的BER(BER=10)条件下,相比于SPA译码算法,列表数为L=4的SCL译码算法的性能增益为0.25dB。在PER=10级别条件下,相比于LDPC码的SPA译码算法,列表数为2的SCL译码算法的性能增益为0.3dB。本文在讨论了Polar码的各种译码算法并进行了性能仿真后,选择了适合FPGA硬件实现的SC译码算法,设计了译码器硬件结构和译码器内部的各个子模块,总结了SC译码器硬件结构的设计过程,并对各个子模块进行详细介绍,包括两个译码节点的设计、PE计算模块、LLR判决模块。最后,在EDA工具QuartusⅡ软件中使用Verilog硬件描述语言(Hardware Description Language,HDL)对译码器各个功能模块进行编程实现。