基于FPGA控制的低相噪捷变频率源设计

作     者：段小莉 

作者单位：电子科技大学 

学位级别：硕士

导师姓名：赖生建;陈燕

授予年度：2019年

学科分类：080902[工学-电路与系统] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

主      题：频率合成器 直接数字合成器(DDS) 锁相环(PLL) AD9910 FPGA 

摘      要：在近现代,伴随着科学技术的飞速发展,在电子对抗、雷达侦察、航天航空、无线通信、遥感遥测等领域,对频率源合成技术以及快速跳变频的技术要求也变得越来越高。现阶段的频率源合成技术的性能指标远达不到更高的性能要求,这也制约了我国在雷达侦查领域和超高速跳变频通信领域的发展。目前,高频段、高频率稳定度、宽频带、低相噪、低杂散、细步进、超高速跳变频及高输出功率成为频率源合成技术的目标。本文在结构上首先介绍了频率源合成的三种技术,它们分别是锁相频率合成技术、直接数字式(DDS)频率合成技术和直接模拟式频率合成技术。同时,在对锁相频率、直接数字式(DDS)、直接模拟三种频率源合成技术进行了分析后,比较了他们各自的优点和缺点;结合三种频率合成技术的优缺点研究了DDS激励锁相频率(PLL)合成、DDS与PLL环外混频和下变频锁相三种混合式频率合成方案的应用特点,然后介绍了DDS技术的工作原理、基本组成结构,DDS技术的相噪分析以及幅度相位、模数转换、时钟等因素对DDS杂散的影响分析。接着根据课题的实际以及相关技术指标的要求,对频率源系统方案进行设计,给出了课题的几种不同设计方案。通过过对几种不同方案的比选,分析它们各自的优缺点,最后采用了DDS+PLL的频率合成方法,这种方案充分结合了两者的优点,利用了DDS极高的频率分辨率、细步进、相位噪声低、频率变化快并且控制容易等优点与锁相环路(PLL)良好的跟踪及滤波特性相结合,并利用FPGA对DDS芯片功能引脚的控制,实现DDS在时钟的控制下输出不同的频率,从而使得锁相环路输出不同的频率,并保持一定的时间后继续转到下一个频率,很好地实现了捷变频。在软件功能实现方面对DDS的硬件电路中所使用的芯片进行了选择,对时钟信号、外围电路等模块进行了设计,同时对DDS的PCB版图的布局布线进行了合理的设计。最后对FPGA与AD9910通信控制的软件进行设计开发,并进行系统测试,完成项目的要求。