LDPC编译码器的实现

作     者：郝晓博 

作者单位：电子科技大学 

学位级别：硕士

导师姓名：何旭

授予年度：2019年

学科分类：07[理学] 08[工学] 070104[理学-应用数学] 081101[工学-控制理论与控制工程] 0701[理学-数学] 0811[工学-控制科学与工程] 

主      题：LDPC 编码器译码器 802.11ad RHS 随机计算 

摘      要：LDPC编码技术是信道编码领域和信息论研究领域的重大成果之一,它具有和Turbo码相似甚至更好的译码性能极限,其译码延时低于Turbo码,而且因其良好的距离特性、较低的译码复杂度以及码长可灵活调整等特点,已经被当下许多通信标准所采用,比如5G-NR标准,802.11an标准,802.11ad标准等。LDPC编码算法和译码算法既要有强的可实现性又要保证设计实现出的编码器和译码器性能、数据吞吐量。本文以802.11ad标准中规定的QC-LDPC为基础,研究和讨论了LDPC编码器和译码器的设计与实现。对于QC-LDPC编码器,本文给出在不改变准循环和稀疏特性的条件下,利用校验矩阵的“部分逆矩阵来重新安排数据处理流程,在保证同样数据吞吐情况下,该方法设计出的编码器相对于经典直接校验矩阵法可占用更少硬件资源。目前主流LDPC译码器架构主要有传统的最小和算法和新兴的随机计算算法。最小和算法的在译码器硬件面积和布线拥塞度上都具有瓶颈,导致设计出的译码器数据吞吐率很难得到提升;随机计算技术利用单比特随机流的数据表达形式可以克服这些难点,但是其存在译码延时大,而且其变量节点单元输入容易出现锁存状态等问题,影响译码收敛速度。本文设计实现了一种“松弛衰减半随机计算(Relaxed-Half Stochastic,RHS)译码算法,它吸收了最小和算法与随机计算算法的优点,在硬件利用率和数据吞吐以及译码性能方面都有良好的表现。“松弛衰减半随机计算的变量节点仍然使用对数BP算法,这一点与最小和算法相同,而在硬件复杂度高的校验节点使用随机比特流来表示数据,利用随机计算降低其设计难度,在译码器变量节点和校验节点之间的互联仍然保持单比特线宽,这使得译码器可以有良好的时序特性;本文在802.11ad标准3/4码率LDPC上做了RHS算法的优化,对某些关键参数进行了仿真和优化,并做了定点数据验证,比较了不同初始化策略下的译码性能,证明了RHS算法在短码LDPC上的有效性;最后在Xilinx的FPGA芯片上实现了全并行的RHS架构LDPC译码器,并做了针对性的优化设计。除此之外,本文还证明了“一步初始化策略在基于计数器全随机译码算法上的优越性,仿真验证了该架构在802.11ad 3/4码率上的最优参数,并在FPGA上实现了该架构对应的译码器;最后通过比对这些译码算法,证明了RHS架构的优势。